《电子线路》课件时序逻辑电路.ppt

四位二进制加法计数器（用D触发器构成） 1D C1 A 1D C1 B 1D C1 C 1D C1 D 计数脉冲 上升沿触发 二、 四位二进制减法计数器 1J 1K C1 A 1J 1K C1 B 1J 1K C1 C 1J 1K C1 D 计数脉冲 二进制减法规则：若低位触发器为0，则再输入一个减法计数脉冲后应变为1，同时向高位发出借位信号，使高位翻转。由0变为1，对应为上升沿，而触发器为下降沿触发，因此只要将低位触发器的 端接到高位触发器的时钟输入端。每一级输出状态的改变发生在上一级的上升沿（如果为上升沿触发，则每一级触发器的进位脉冲应由Q端输出）。 4.3 同步计数器 同步计数器的特点：在同步计数器内部，各个触发器都受同一时钟脉冲——输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，故被称为 “ 同步计数器 ”。 一、三位二进制同步加法计数器 Q2 Q2 J2 K2 Q1 Q1 J1 K1 Q0 Q0 J0 K0 计数脉冲 CP 二进制加法运算规则：对一个多位二进制而言，最低位每次加1都改变状态，而第i位（除最低位外）仅有当以下各位皆为1时才改变状态 分析步骤: 1. 先列写控制端的逻辑表达式： J2 = K2 = Q1Q0 J1 = K1 = Q0 J0 = K0 = 1 Q0： 来一个CP，它就翻转一次； Q1：当Q0＝1时，它可翻转一次； Q2