基于原理图的设计输入精要.pptVIP

创建模块及相关模块原理图--创建基于HDL模块及原理图 按照第六章的步骤创建debounce.vhd模块。下面 给出创建该模块原理符号的步骤： 1）在工程管理窗口（Source window），选择 debounce.vhd文件； 2）在处理窗口(Process window)，选择+ Design Utilties并将其展开，下面工具将以分层列表的方式 显示。 3）双击Create Schematic Symbol选项。 重复上面的过程生成statemach.vhd模块的原理图； 顶层模块原理图的设计-放置模块到原理图 现在将statmath，timer_preset，dcm1和debounce符 号放到stopwatch.sch原理图界面中，双击stopwatch.sch 打开原理图编辑器界面，下面给出放置这些符号到原 理图界面的步骤： 1）选择Add-Symbol或者从工具栏中点击“Add Symbol”图标。这将打开原理图编辑器的符号浏览器 （Symbol Browser），该浏览器显示了库和这些库中的 相关的元件； 2）在符号浏览器中，查看可使用的库元件； 3）在Categories窗口，通过选择工程目录来找到具 体工程中的宏符号； 顶层模块原理图的设计-放置模块到原理图 4）如图7.9所 示，选择合适的原理 图，添加到stopwatch 原理图中合适的位 置。 5）保存原理图。 顶层模块原理图的设计-修改例化名字 当在原理图中放置符号后，每个符号有一个唯一的 名字，名字以“XLXI_”开始。为了使这些模块在源文件 中更好理解，使用下面的步骤修改符号的例化名字： 1、右击dcm1符号，然后从出现的菜单中选择 “Object Properties”； 2、修改InstName域的值为dcm_inst，点击“OK”; 顶层模块原理图的设计-修改例化名字 重复步骤1和2修改下面的符号例化名字： statmach模块例化名字timer_state 上面debounce模块例化名字lap_load_debounce 中间debounce模块例化名字mode_debounce 下面debounce模块例化名字strtstop_debouce timer_preset模块例化名字t_preset time_cnt模块例化名字timer_cnt 顶层模块原理图的设计-层次展开/退出 执行层次“Push down”（展开），可以使设计者看到 原理图层次的更底层文件，下面给出从顶层stopwatch.sch 原理图展开time_cnt的步骤： 1、在原理图界面中点击time_cnt符号，如图7.10选择 Hierarchy Push图标。也可以点击右键，选择SymbolPush into Symbol。可以看到该模块的内部结构； 2、当查看完内部结构后，通过选择ViewPop to Calling Schematic，或者选择Hierarchy Pop图标，返回上一 级的模块原理符号，该操作为“Pop”（退出）操作。 顶层模块原理图的设计-层次展开/退出 图7.10 添加I/O符号到所标记的网络 顶层模块原理图的设计- 分配引脚位置 Xilinx推荐使用自动的布局布线（PAR）程序定义 设计的引出引脚。预分配引脚的位置有时可能降低 PAR工具的性能。然而，在一些时候必须锁定设计的 引出引脚，这样可以能够集成到印刷电路板PCB上。 下面给出stopwatch原理图上输出网络的LOC参数的 步骤： 1. 右击clk网络，从弹出的菜单选择“Object Properties”； 2. 在图7.11的界面中，点击“New”按钮，添加新的 属性； 顶层模块原理图的设计- 分配引脚位置 图7.11 分配引脚位置 顶层模块原理图的设计- 分配引脚位置 3. 输入LOC作为属性名字，然后输入E12作为 “Value”的值； 4. 点击“OK”返回到“Object Properties”对话框； 5. 为了看到LOC属性，选择LOC属性旁边的 “Add”按钮。 6. 在“Net Attribute Visibility”（网络属性可见） 窗口中，在接近显示中心的位置点击一下，然后点击 “OK”按钮。将要在原理图上显示LOC属性。 7. 点击“OK”按钮，关闭“Object Properties”窗 口。按照图7.8完成