Allegro如何导入网表.docVIP

一.首先要保证Design rule check没有问题。 二.从原理图中导出Netlist. 原理图中Tools ------Create Netlist或者直接点击如下图快捷键。 出来如下选择框，，选择网表到处的文件夹。点击确定。 点击确定. 正在导出网表。 导出完成后会在选择的文件夹下生成一个?netlist.log的文件。 注意：导出网表时有时候会提示有error，如果有error则无法生成网表，需要按提示将error解决，然后重新导出。 三.从PCB中导入Netlist 打开allegro. 新建一个brd文件。导入网表前必须要有一个边框（边框是一个后缀名为dra的封装文件，如何画边框请参照附一）。 1.设置library路径：在Setup ---- User Perference ---- Library 。需要设置其中三个参数。 点击箭头上的按键出来对话框，选择对应library的路径。此路径必须是原件封装的所在文件夹，我们所需的边框的封装也必须要在这些路径下。路径可同时设置多个，其他两个参数的设置操作相同。 海信标准库的路径： devpath: ? ? ??Z:\HISENSE_Allegro_Lib\symbols\? ?和?Z:\HISENSE_Allegro_Lib\symbols\NO_USE\ padpath: ? ? ??Z:\HISENSE_Alleg