数字集成电路后端设计分析报告.ppt

IC后端版图设计 行者无畏 2009-10-29 front-end VS back-end 布局与布线（Auto Placement & Route ，AP&R） 传统上将布局与布线前的工作称之为前端（Front End），而布局与布线之后的工作称为后端（Back End）。布局的目的在于产生制作掩膜所需的GDSII文件。同时也产生布局后的网表文件（Netlist）及标准延迟文件（SDF）。 后端设计所用到的工具 仿真工具：Mentor modelsim/Questasim 综合工具（带DFT）：Synopsys DC 时序分析：Synopsys PT 形式验证：Cadence LEC 后端APR（Auto Placement &Route）：Cadence SoC Encounter 后端参数提取：Mentor Calibre IC设计全流程 1. 设计输入 （Ultraedit，Vi等） 2. 仿真（前、后，Modelsim） 3. 综合（DC，with DFT） 4. 形式验证 （Confrml，LEC） 5. 时序分析 （PT，STA） 6. 后端APR（Encounter） 7. 参数提取、验证（Calibre） 理解流程，明确概念 主要流程： RTL?仿真?综合?自动布局布线?参数提取 穿插时序分析，形式验证等步骤 列举一例，演示一下流程！ 所选实例为：MY_CHIP.v ；功能前面已经讲过，不在重复！ RTL?仿真?综合 由姜讲解！ 所使用的工艺为TSMC018 关于库的一些说明 1、数据准备 1、新建一个文件夹（如：soce_pad)将所用到的库copy进来：lib+addbonding.pl+addIoFiller.cmd+ioPad.list 2、将要用到的源文件添加进来：MY_CHIP.vg+MY_CHIP_PAD.v+pad_locs.io+MY_CHIP_PAD.sdc 3、实验时使用TSMC 0.18工艺， 2、关于1中源文件的说明 MY_CHIP.vg是DC综合之后生成的门级网表文件。 MY_CHIP_PAD.v是chip-level Netlist （自己编写），就是输入输出端口，用以IC系统与外部环境的接口。与组成集成电路核心电路的单元不同，I/O PAD 是直接与外部世界相连接的特殊单元。请参看文档DTS-041028-00-000.pdf，列出了TSMC 0.18所使用的P/G Pad、I/O Pad 和Corner名称。参看lib库中tpz973g.lef技术库，列出了相关Pad的宏模块。结合所给例子MY_CHIP_PAD.v，编写自己的chip-level Netlist 。 注意我们使用的是TSMC18工艺，pad名称的部分截图： pad_locs.io文档就是编写添加进来的pad的摆放位置，如图示： 输入、输出、电源和地的摆放位置示例 MY_CHIP_PAD.sdc文件是DC综合之后的时序约束文件，需要进行修改！只需保留clk和输入输出的延迟约束信息，其他删除！修改输入输出信号：输入信号前要加i，输出信号前加o，clk信号不变。参考示例文件进行修改。 本例修改后的时序约束文件：MY_CHIP_PAD.sdc set sdc_version 1.7 set_wire_load_mode top set_wire_load_model -name tsmc18_wl10 -library slow create_clock [get_ports Clock_In] -name my_clock -period 20 -waveform {0 10} set_input_delay -clock my_clock -max 10 [get_ports iReset] set_input_delay -clock my_clock -max 10 [get_ports iUp_DownF] set_output_delay -clock my_clock -max 10 [get_ports {oCounter_Out[2]}] set_output_delay -clock my_clock -max 10 [get_ports {oCounter_Out[1]}] set_output_delay -clock my_clock -max 10 [get_ports {oCounter_Out[0]}] 3、Import Data 在linux终端执行：encounter命令，进入图形界面： 将相关文件和库导进去 选择Design—Design Import 在Verilog Netlist 中输入：hardreg.vg hard