基于FPGA的数字电路设计与实现之五概述.ppt

卢有亮2014 卢有亮 2014 卢有亮 2014 卢有亮 2014 卢有亮 2014 卢有亮 2014 卢有亮 2014 卢有亮 2014 卢有亮 2014 卢有亮 2014 卢有亮 2014 卢有亮 2014 基于FPGA的数字电路设计与实现第五课：秒表的两种设计与串口设计初步 卢有亮上一节的设计题 卢有亮 2014 在以上设计的基础上，实现一个秒表 4个七段数码管分别表示 十分 分 十秒 秒 当SW0为1的时候，暂停计时，进入设置。 按BTN0时秒加1，按BTN1时增加10秒 按BTN2时增加1分，按BTN3时增加10分 （可不做按键消抖，但要求达到比较理想的效果） 一：秒表的单文件编程 module clock(clk,out,out1,control,btn); input clk,control,btn; output out,out1; wire control; //定义暂停控制变量 wire[3:0] btn; //定义调整时间变量 reg[6:0] out1; //定义数码管段选，即译码后的数据 reg[3:0] out; //定义数码管位选 reg[31:0] count; //定义计数器 reg[3:0] sec_l,sec_h,min_l,min_h,out2; //定