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多内核处理器架构改善嵌入式系统性能 处理器的设计正在从提高频率向降低功耗的方向转变，为满足更高性能的要求并使功耗不超过许多应用所能承受的范围，微处理器的一个明显变化是从频率越来越高向多内核架构转变。本文分析这种转变对嵌入式系统设计的性能带来哪些改善。 双内核微处理器是当前计算设计关注的焦点，为满足更高性能要求并使功耗不超过许多应用所能承受的范围，微处理器正在从频率越来越高的发展趋势向多内核架构转变。 其它的一些重要进展也专注于提供更高的单位功耗上完成的指令数量的指标上，例如片上存储器控制器、更先进的动态功率管理(DFM)以及单指令多数据(SIMD)引擎。 在过去几年，改善工艺和晶体管技术是提高处理器性能的主要方法，而更高频率则是获得更高性能的驱动力。然而，最近关注焦点从频率转移到功耗上。 是什么促使关注焦点发生变化?一直以来，设计工程师主要考虑的功率问题是由门电路充放电引起的AC分量。半导体技术向90nm和更小工艺尺寸的转移，引入了重要的DC功率分量(又称漏功率或者静态功率)。实际上，相同电压下90nm设计的典型漏电流大约为130nm设计的2到3倍，漏电流引起的功耗可能占到某些90nm器件总功耗的一半以上。 更低功率的产品采用低功率工艺制造，例如绝缘硅(SOI)技术。SOI能减少寄生电容，使开关频率提高25%或者使功耗降低20%。将功率更低、介电常数k值更高的介质材料用作栅极绝缘