简易数字信号传输性能分析仪设计报告正文-毕业论文.docVIP

简易数字信号传输性能分析仪 摘要：本题设计一个简易数字信号传输性能分析仪，CycloneIV FPGA芯片为核心，由FPGA内部50MHz时钟通过PLL锁相环电路分频得到10kbps-100kbps数据率10kbps为步进的数字信号和数据率10Mbps的伪随机信号。通过必要的外设辅助电路（衰减电路、滤波电路、加法电路等）来模拟传输信道的幅频特性和噪声。最终由数字信号分析电路提取出输入信号的同步时钟信号，并在模拟示波器上显示眼图。 关键词：m序列 数字信号 眼图 FPGA 一、系统整体设计 题目要求设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。 简易数字信号传输性能分析仪的框图如图1所示。图中，V1 和V1-clock 是数字信号发生器产生的数字信号和相应的时钟信号；V2 是经过滤波器滤波后的输出信号；V3 是伪随机信号发生器产生的伪随机信号；V2a 是V2 信号与经过电容C的V3 信号之和，作为数字信号分析电路的输入信号；V4 和V4-syn 是数字信号分析电路输出的信号和提取的同步信号。 二、方案论证及选择 2.1总体方案论证与选择 方案一：用FPGA可编程逻辑器件作为控制及数据处理的核心，在发送端产生数字信号，发送过程中数字信号通过低通滤波器，并用10M伪随