EDA技术与VHDL设计第五VHDL基本语句(四)分析.pptVIP

　　　　5.5 时序逻辑电路的设计　　时序逻辑电路与组合逻辑电路最大的不同在于：时序逻辑电路的输出不仅和输入有关，还与电路当前的状态有关，即时序逻辑电路具有记忆功能。时序逻辑电路的主要特征是时钟信号的驱动，即电路的各个状态在时钟的节拍下变化。本节以几个典型时序逻辑电路为例进一步说明VHDL语句的使用。 5.5.1 边沿JK触发器的设计　　边沿JK触发器是数字电路中常用的一种触发器，是构成时序逻辑电路的基础器件，它的逻辑功能如表5-1所示。当时钟信号clk的下降沿到来时，判断J和K的取值。当J=K=“0”时，触发器处于保持状态，即保持当前输出不变；当J=“0”，K=“1”时，触发器处于置“0”状态；当J=“1”，K=“0”时，触发器处于置“1”状态；当J=“1”，K=“1”时，触发器处于翻转状态，即下一个状态总是与上一个状态取值相反。 　　例5-50是采用VHDL语言描述的JK触发器，仿真结果见图5-44。当时钟clk信号下降沿到来时，根据J和K的不同取值，决定输出的状态。 图5-44 JK触发器时序仿真波形 5.5.2 移位寄存器的设计　　在前面章节的讲述中已经多次完成过移位寄存器的设计.例5-51采用CASE语句实现移位模式可控的移位寄存器。当控制信号ctl取值为“00”时，实现左移，最低位移入数据cin；当控制信号ctl取值为“01”时，实现右移，最高位移入数据