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VHDL课程设计报告 学院：电气学院 班级：0000 指导老师：00 学号：0000000 姓名：000000 一、并行接口电路 8255的设计 结构设计 1 . 可编程并行接口的‘0’工作模式即基本的输入输出方式。模块应由3种逻辑电路构成锁存器、组合逻辑电路、和三态缓冲器。 2. 各模块的设计与实现 可编程8255并行接口的各模块由6个进程描述它们别是读写的进程和形成pa、pb、pc三态输出的三个进程。 a) 构造体中各信号定义 1) 内部总线 在构造体中定义了两条内部总线interal_bus_out 和internal_bus_in所有8位. 2) 锁存器和寄存器输出 构造体中信号pa_latch,pb_latch和pc_latch是8255模块中A口、B口及C口锁存器的输出。信号ctrreg是方式控制寄存器的输出. b) 写进程 8255模块在方式0下写进程的流程图如图5.1所示。写的进程最前面是将写8255 时的最高数据位送标志寄存器保存以便以后在判别是方式控制字还是位控制字时使用。这里的标志寄存器采用的是变量ctrregf而没有采用信号量。 当复位信号有效时(reset= 1),对8255芯片进行初始化。前面提到8255模块复.位后所有端口都处于输入方式故方式控制字寄存器初始化的值为9BH,其它均设置为0。 c) 读进程 读进程的工作过程是当片选信号有效(cs=‘0’)和读信号有效(rd=‘0)时从A口或B口或C口读入外部设备提供的数据。需要注意的是在本设计中所有端口输入的 信号都是不锁存的。 流程图： 源程序： LIBRARY ieee; USE ieee.std_logic_1164.ALL; entity cheng_8255 is port( reset: in std_logic; --复位信号 rd: in std_logic; --读信号 wr: in std_logic; --写信号 cs: in std_logic; --片选信号 a0: in std_logic; --选择端口 a1: in std_logic; --选择端口 pa: inout std_logic_vector (7 downto 0); --A口 pb: inout std_logic_vector (7 downto 0); --B口 pcl: inout std_logic_vector (3 downto 0); --C口低四位 pch: inout std_logic_vector (3 downto 0); --C口高四位 databus: inout std_logic_vector (7 downto 0) --与CPU数据接口 ); end cheng_8255; architecture mode0 of cheng_8255 is signal internal_bus_out:std_logic_vector(7 downto 0);--数据写入缓冲 signal internal_bus_in:std_logic_vector(7 downto 0); --数据读入缓冲 signal st,port_no:std_logic_vector(1 downto 0); signal ctrl_reg:std_logic_vector(7 downto 0); --控制寄存器 signal pa_latch,pb_latch,pc_latch:std_logic_vector(7 downto 0); signal ctrl_reg_func:std_logic; --控制寄存器的功能控制位 begin port_no=a1a0; --选择端口号A口B口C口或控制寄存器 st=ctrl_reg(3)ctrl_reg(0);