VerilogHDL数字系统设计报告10.docVIP

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2017-06-07 发布于重庆
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VerilogHDL数字系统设计报告10.doc

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VerilogHDL数字系统设计报告10

Verilog HDL数字系统设计报告 10 姓名林勇学号时间 2013.10.23 地点 II教102 实验室实验题目通过模块实例调用实现大型系统的设计实验目的与要求（1）学习和掌握存取队列管理的状态机设计的基本方法; （2）了解并掌握用存储器构成FIFO的接口设计的基本技术; （3）用工程概念来编写完整的测试模块，达到完整测试覆盖。实验环境 CPU型号：Intel(R) Core(TM)i3 CPU 内存容量：2.00GB 操作系统类型：32位Win7操作系统仿真软件：ModelSim SE 6.2b 实验内容使用Modelsim对阻塞赋值和非阻塞赋值进行仿真测试，通过对波形的分析得出并了解阻塞赋值和非阻塞赋值的区别之处。系统框图 out nGet AD data out ena clk dbit ena 五．实验波形图由于不是自己打的程序，在复制过程中，把其先从word里装载至记事本中运行，继续发现错误，检查发现在文字注释后的申明变量也变成了绿色的注释，加回车后修改正确，程序正常运行。?在程序设计时候，模块之间对应的端口，子模块与父模块内部信号必须一一对应，不然程序运行将出现差错。 Verilog 网表文件可进行不同层次的仿真 module Top; reg clk; reg[7:0] data_buf; reg nGet_AD_data; reg D_Pin_ena; //并行数据输入sys模块的使能信号寄存器 wire [7:0] data; wire clk2; wire Dbit_ena; assign data = (D_Pin_ena)? data_buf : 8bz; ……. sys ms( .databus(data), .use_p_in_bus(D_Pin_ena), .Dbit_out(Dbit_out), .Dbit_ena(Dbit_ena), .nGet_AD_data(nGet_AD_data), .clk(clk)); endmodule P_s S_p