EDA开发平台的使用要点.pptVIP

注意 务必将CPLD/FPGA芯片上“未使用的引脚”设置为“输入三态”类型。 VHDL文件中， “ENTITY *** IS” 名字要和文件名一致 一位半加器 ENTITY HALFADD IS PORT (A, B: IN BIT; SUM, CARRY: OUT BIT); END HALFADD; ARCHITECTURE BEHAVE OF HALFADD IS BEGIN SUM = A XOR B; CARRY = A AND B; END BEHAVE; 一位全加器 ENTITY FULLADD IS PORT (A, B, CI: IN BIT; CO, F: OUT BIT); END FULLADD; ARCHITECTURE TRL OF FULLADD IS BEGIN PROCESS(A, B, CI) VARIABLE tmp1, tmp2, tmp3: BIT; BEGIN tmp1 := A XOR B; tmp2 := tmp1 NAND CI; tmp3 := A NAND B; F = tmp1 XOR CI; CO = tmp2 NAND tmp3; END PROCESS; END TRL; * * EDA开发平台的使用 第一讲 电子系统设计初步 可编程器件与Quartus II使用 可编程器件设计流程 建立工程 编写设计文件 指定设计约束 文本输入 图形输入 模块输入 器件选择 管脚分配 编 译 分析 综合 适配 仿 真 建立波形文件 输入仿真节点 输入激励信号 编程 配置 PS模式 JTAG模式 AS模式 管脚分配 重新编译 下载至芯片 管脚锁定： 当一个项目的顶层实体设计完成后，就可以进行管脚锁定和约束。 锁定前先进行一些设置：Assignment→Device 器件与管脚选项 →DevicePin… 将未使用的管脚设置：input tri-stated(输入三态) 还可以进行配置芯片的设置； IO管脚电压规格的设置，等等 管脚锁定： Assignment→Assignment Editer 项目实体定义的IO端口与芯片管脚的对应关系： 取决于所选的实验模式 实验连接关系 详见：实验箱使用手册 重新编译项目 下载： Tools→Programmer（sof文件） 采 用 JTAG模式 下 载 下面介绍如何建立一个图形设计文件： 数字电路实验箱介绍 功能说明： 1） 4种模式：组合电路、时序电路、模拟+数字系统、自助实验模式； 2）核心目标板：52个端口，供FPGA/CPLD核心目标板与其他实验电路连接； 3）输入按键：8个，可配置为电平、16进制码、单脉冲模式； 4）逻辑电平指示：8位LED，高、低电平； 5）8位数码管显示：0-F显示、7段； 6）频率计：TTL/COMS输入， 1Hz-999KHz、3位数码管显示、等精度测量； 7）逻辑笔：高电平、低电平、中电平、高阻及脉冲； 8）DDS函数信号发生器： 0.1Hz-100KHz，0-5V，三角波、方波、正弦波； 9）脉冲信号源：2路，0.5Hz~50MHz的32种频率信号； 10）ADC与DAC：TLC5510A、 LTC1196-2B、THS5651； 输入健符号说明： ：电平模式。每按一次键，输出电平由低到高或由高到低变化一次。 ：脉冲模式。每按一次键，产生200ms的单次脉冲。 ：16进制模式。可产生4位二进制数码：0000-1111。 模式说明： 模式1 电路结构图 模式2 电路结构图 EP2C5管脚说明： 　 　 126 PIO40 70 PIO19 　 　 125 PIO39 69 PIO18 　 　 122 PIO38 67 PIO17 　 　 121 PIO37 65 PIO16 118 PIO36 60 PIO15 17 OnBoardClk 115 PIO35 59 PIO14 132 SPEAKER 114 PIO34 58 PIO13 22 CLK4 113 PIO33 57 PIO12 21 CLK3 112 PIO32 55 PIO11 90 CLK2 101 PIO31 53 PIO10 91 CLK1 100 PIO30 52 PIO9 9 PIO49 97 PIO29 48 PIO8 144 PIO48 96 PIO28 45 PIO7 141 PIO47 94 PIO27 44 PIO6 139 PIO46 92 PIO26 43 PIO5 137 PIO45 86 PIO25 42 PIO4 135 PIO44 81 PI