进制同步减法计数器设计分析.docVIP

课题名称 32进制同步减法计数器设计 设计内容及要求 试设计一个32进制同步减法计数器，输入的数字信号由实验装置上的开关给定，输出由LED完成，同时数码管也显示输入和输出的数字信号。要求设置2个按钮，一个供“开始” 用，一个供系统“复位”用。系统提供50MHZ频率的时钟源。完成该系统的硬件和软件的设计，并制作出实物装置，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计说明书。 设计工作量 1、VHDL语言程序设计； 2、波形仿真； 3、在实验装置上进行硬件测试，并进行演示； 4、提交一份完整的课程设计说明书，包括设计原理、程序设计、程序分析、仿真分析、硬件测试、调试过程，参考文献、设计总结等。 进度安排 起止日期（或时间量） 设计内容（或预期目标） 备注 第1天 课题介绍，答疑，收集材料 第2天 设计方案论证 第3天 进一步讨论方案, 对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计 第4天 设计VHDL语言程序 第5~9天 在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示 第10天 编写设计说明书 教研室 意见 年 月 日 系（部）主管领导意见 年 月 日 目录 一、设计目的 1 二、设计原理 1 三、设计 1 3.1设计思路 1 3.2设计步骤 1 四、QuartusⅡ9.0操作步骤 3 五、程序 4 5.1完整程序 4 5.2仿真程序 8 六、仿真 12 6.1仿真结果 12 6.2仿真结果分析 12 七、引脚分配 13 八、课程设计总结 14 参考文献 15 一、设计目的? 1）巩固和加深对“EDA技术””的基本知识的理解，提高综合运用本课程所学知识的能力。? 2）培养学生根据课题需要选学参考书籍、查阅手册、图表和文献资料的自学能力。通过独立思考，深入钻研相关问题，学会自己分析解决问题的方法。? 3）培养硬件设计、软件设计及系统软、硬件调试的基本思路、方法和技巧，并能熟练使用当前较流行的一些有关电路设计与分析的软件和硬件。 二、设计原理 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 本次设计是32进制同步减法计数器。32进制的二进制范围为“00000”到“11111”，即十进制0~31。当显示的数小于31时，数字将自减，减至0时又跳会预先输入的数，如此循环。系统提供50MHZ频率的时钟源，输入的数字信号由实验装置上的开关给定，输出由LED完成，同时数码管显示输入和输出的数字信号。设置2个按钮，一个作“开始” ，即使能端en，一个作系统“复位”res。 三、设计 3.1设计思路 本次程序设计的思路主要是分模块进行。32进制同步减法计数器的基本工作原理是循环自减，因此得需要一个自减VHDL的程序。系统提供50MHZ频率的时钟源，频率太大，肉眼无法观察，得需要一个分频的程序。数码管的同步显示需要一个扫频的程序。输入的数字可能是 一位数也有可能是两位数，一个数码管只能显示一位数，因此需要有把一个两位数分成两个一位数的程序，本次设计的程序就是利用了取余的函数rem。 将以上几个分支程序进行整理，再加上数码管的显示程序以及一些附加程序便可得完整的程序。 3.2设计步骤 1. 自减VHDL程序 process(en,res,clk1) begin x=conv_integer(start) rem 10; y=(conv_integer(start)/10)rem 10; x2=y; y2=x; if res=1then di=0; xp=start; elsif en=1then if clk1event and clk1=1 then if xp=0 then xp=start; else xp=xp-1; end if ; end if; end if; end process; 程序中，res是复位信号，功能是在在出现res=1是，将数码管回到最初始状态，当rst=0是，循环显示；en是一个开始信号，只有en=1时，计数才开始工作；conv_integer() 是将二进制变为十进制数；start为输入信号，xp为信号。 2. 分频程序 process(cl