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一种低功耗、线性的超宽带低噪声放大器设计技术 张恒、范晓华 摘要 这次工作使用一个有源非线性电阻为高频宽带的应用提出了一种实用的线性技术，并用沃特拉级数分析了它的性能。这种线性技术是使用了一个宽带共栅低噪声放大器，并另外用两个参考的设计去评价这种线性技术，一个标准的共栅低噪声放大器（非线性）和一个单管晶体管的共栅低噪声放大器。这个单管晶体管的共栅低噪声放大器在带宽为3~11GHz时，IIP3达到+6.5~+9.5dBm，最大增益可达10dB，最小噪声系数可达2.9dB。这个低噪声放大器以1.3V的激励源供能时功耗为2.4mW。共栅共源线性低噪声放大器在带宽为1.5~8.1GHz时，IIP3可达+11.7~14.1dBm，最大增益可达11.6dB，最小噪声系数可达3.6dB，它以1.3V的激励供能时，功耗为2.62mW。实验的结果表明，在2.5~10GHz的频率范围里，这种线性技术把共栅共源低噪声放大器的IIP3从3.5dB改善到了9dB。 关键词· 高频线性、单级、超宽带、低噪声放大器、共栅、低功耗、RF 介绍 对可重新设置的多频带/多规格和超宽带收发机的增加的研究已经点燃人们对宽频低噪放设计不断增加的兴趣。一个宽频低噪放必须提供好的输入匹配，高度的线性和低的噪声系数，通过多种GHz带宽，当消耗很少的功耗和晶圆面积。为了实现宽频阻抗匹配，一个基于带通滤波器的寄生电感共源CMOS低噪放和一个锗硅共射低噪放已经分别在参考文献[1]和[2]提出。这种基于带通滤波器的超宽带共源低噪声放大器第一次在参考文献[3]中被提出来，与超宽带共源低噪声放大器相比，它的功耗降低了，线性度也改善了。然而，大量的电感需要用去大量的晶圆面积，并且会增加噪声系数[1]-[3]。使用一个共栅（CG）晶体管作为输入匹配在[4]-[7]中被提出来，但是附加共源级会消耗更多的功率，也会降低线性度。有一种差分式的超宽带共源低噪声放大器采用电容交叉耦合的方式以减少噪声系数（NF）[8]，但是这种交叉耦合会增加并联RCL输入网络的品质因数，减少匹配的带宽（BW）。 对于超宽带低噪声放大器而言，一个大的设计挑战是在一个宽的频率范围里有很严格的线性要求，因为在超宽带系统有大量的带内干扰，还有在可重构接收机里由受阻或发射机泄露[6]引起的交调或互调。此外，虽然fT随着技术的进步会增加，但线性度会变差，因为低的供能电压和高的场迁移率效应[6]。 因此，宽带线性化在深亚微米CMOS工艺中是一种新的趋势。然而，到目前为止所提出的大多数线性化方法针对的应用目标不是窄带就是工作频率低于3GHz [ 6 ]，[ 9 ]–[ 17 ]。据作者所知，参考文献[ 7 ]是探索频率高达6 GHz的宽带低噪声放大器的线性化技术的第一次尝试。 一种适于高频宽带应用的线性化方法是我们所渴求的。优化的过载电压[8],[10]在输入振幅相当窄的一个范围里会导致一个线性度会提升的区域，还有增加变化过程的灵敏度。前馈失真消除技术[11]-[17]可以拓展线性改善的区域。在参考文献[11]里，为了精确地拆分功率，需要用一个同轴部件，但这在实际应用中却是不可行的。导数叠加（DS）的方法[12]-[16]使用一个附加的晶体管的非线性性来消除主要器件的失真；它涉及到MOS晶体管为三极管[12]或在弱反型区[13]-[15]的运行；因此，这些就是在较低的频率时的主要效应。在CMOS工艺中使用的双极性[16]可以把工作频率提升到3 GHz。然而，在所有已报道的DS方法中存在的共同问题是在不同的工作区域内配合晶体管运行或者把 双极型与MOS晶体管匹配是困难的，导致线性度的改善对PVT的变化高度的灵敏，以及在实践中次优化非线性的消除。后失真的方法[ 17 ]使所有晶体管工作在饱和区，同时避免了输入匹配的衰退；然而，在频率很高时，两个级联的路径会引起线性度和带宽的衰退[18]，因此在宽带应用时需要使用许多电感来避免增益的下降[6]。 在本文中，介绍了单级低功率的最简单输入匹配网络和最低的功耗在单级共源共栅 图一 典型的电感退化共源LAN 图二 典型的共栅LAN 图三 所提出的单级单晶体管UWB CG-LAN 表一 CS-LAN与CG-LAN的拓扑对比 拓扑结果 从Rs看进去的Zin Q匹配 CS-LAN CG-LAN 图一和图二分别给出了一个典型的电感退化共源低噪声放大器（CS-LAN）[19]和一个共栅低噪声放大器（CG-LAN）。Ｃgs1是从栅极到源极的寄生电容。它们的输入阻抗Zin（S）是从Rs看进去的，输入匹配网络的品质因数Q匹配已经在表一列出来了。为了简单起见，所有其它的寄生和衬底效应忽略不计。 较低的Q匹配将会产生较宽的带宽