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veriloghdl电子时钟实验报告
电子时钟：
电子时钟的功能：可以显示时间，还可以修改时间。
结构图NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、5和1进行时、分、秒的设置。
实验代码：
模块一：时间显示
//clk:秒功能的时钟信号，为1Hz的脉冲信号
//time_set_en:时间设置使能信号
//time_clear(键8)：时钟显示的清零
//hourh_set,hourl_set,minh_set,minl_set,sech_set,secl_set:设置后的小时、分、秒
//hourh,hourl:小时的高低位
//minh,minl:分的高低位
//sech,secl:秒的高低位
//cout:进位输出，即计满24小时，向天产生的进位输出信号
module time_count(clk,time_set_en,time_clear,hourh_set,hourl_set,minh_set,minl_set,sech_set,secl_set,hourh,hourl,minh,minl,sech,secl);
input clk;
input time_set_en,time_clear;
input[3:0]hourh_set,hourl_set,minh_set,minl_set,sech_set,secl_set;
output[3:0]hourh,hourl,minh,minl,sech,secl;
reg[3:0]hourh,hourl,minh,minl,sech,secl;
reg c1,c2; //c1和c2分别为秒向分，分向时的进位
always@(posedge time_set_en or posedge clk or posedge time_clear)
begin
if(time_set_en) //time_set_en:时间设置使能信号
begin
sech=sech_set;
secl=secl_set;
minh=minh_set;
minl=minl_set;
hourh=hourh_set;
hourl=hourl_set;
end
else if(time_clear) //time_clear(键8)：时钟显示的清零
begin
hourh=0;
hourl=0;
minh=0;
minl=0;
sech=0;
secl=0;
end
else
begin
if(secl==9) //sech,secl:秒的高低位设置
begin
secl=0;
if(sech==5)
begin
sech=0;
c1=1;
if(minl==9) //minh,minl:分的高低位设置
begin
minl=0;
if(minh==5)
begin
minh=0;
c2=1;
if((hourh==2)(hourl==3))
begin
hourh=0;
hourl=0;
end
if(hourl==9
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