XilinxISE使用教程.ppt

实验三：全局时钟约束--输入全局时序约束 接受设置，点击“Next”按钮。 5 实验三：全局时钟约束--输入全局时序约束 在External setup time下输入7，然后点击“Finish”按 钮。 6 实验三：全局时钟约束--输入全局时序约束 鼠标双击区域，调用OFFSET OUT输入向导，完成 设置出现下面的界面。 7 实验三：全局时钟约束--输入全局时序约束 在Offset Out下输入7.5，然后点击“ok”按钮。 8 实验三：全局时钟约束--输入全局时序约束 时序约束编辑器内将出现所输入的约束条件。 9 实验三：全局时钟约束--输入引脚位置约束条件 在源文件窗口，选择顶层设 计文件loopback.vhd文件，然后 在处理子窗口中，选择 User Constraints，并展开该选 项，并用鼠标双击Floorplan IO- Pre-Synthesis,下面将出现规划约 束对话框。 1 实验三：全局时钟约束--输入引脚位置约束条件 按下图所示输入约束条件，保存，并退出PACE。 2 实验三：全局时钟约束--实现设计并分析时序 在源文件窗口，选择顶层设 计文件loopback.vhd文件，然后 在处理子窗口中，选择 Implement Design，并展开该