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一位全加器的版图设计 暴鑫-1152613 实验名称 一位全加器的版图设计 实验目的与内容 绘制电路图：理解instance、电路的层次结构、CDF参数、sheet等概念；掌握从电路图抽取网表后用于Hspice仿真的方法；理解电路设计的概念；对1位全加器进行电路设计与仿真；进一步掌握Virtuoso软件使用和版图设计技巧。进行一位加法器的版图设计。进一步掌握使用Dracula进行DRC、LVS的方法；完成一位全加器版图验证。 实验相关知识 一位全加器 一位全加器是计算A、B、Cin（进位信号输入）三个二进制数相加的结果，得出sum（和）、cout（进位输出） 反相器 是数字逻辑中实现逻辑非的逻辑门 反相器的版图如下 实验步骤 1. 完成了一位加法器电路的电路设计、电路图输入、电路仿真。 2. 在版图设计阶段，就是将完成的电路的版图绘制完成。 3.一位全加器版图的DRC、LVS检查。 五．实验结果 版图做出来是这个样子的 然后进行验证后出现了很多错误 改了很久还是有错误，最后就放弃掉了TAT 还是对版图设计规则的不熟悉，不熟练 通过Hspice仿真得到反相器的输入输出波形： 一位全加器的电路图： 用Hspice仿真上述电路得到的结果 实验体会 这个实验做了好几周，耗时也是非常长，对这个实验实在是印象相当深刻。刚开始的时候自己画版图，花了半天也就把反相器的画出来了，然后发现二选一和反相器在库里面都是有的。于是就放弃了自己创作，用库里面的原件去画，三个二选一，三个反相器。看了月勇的布局以后就模仿他的做了，基本我俩的版图是一样的，因为后来我拷到u盘中的文件坏了，用了他的半成品进行版图最后的链接，但是验证时候除了许多问题，大部分都是尺寸问题，有的会改，但是有的地方就不知道该怎么下手，一点头绪都没有。还是在做实验的时候有的偷懒，结果到了最后的期限发现自己在版图设计这方面很不熟练。最后改错改不出来了也就放弃了TAT，后面的一致性检测我也就没有进行下去，目测就算错误检查完也不会MATCH。 这个实验还是非常的实用，我们以后在设计元器件，设计电路时候都会用到，熟练这个操作平台进行版图设计都是非常必须的。虽然后面两节课是韩???师带我们上的，但我还是比较喜欢张老师的诙谐幽默= =谢谢老师的悉心教导，以后试验都会好好做，不再偷懒了= =