高性能DSP的体系结构剖析.ppt

高性能DSP的体系结构 基站部硬件一室 唐海 2002.12.12 什么是DSP？ DSP是用于进行数字信号的数学处理的一类微处理器 支持高性能、重复性和计算密集的任务 DSP内部一般没有内存管理器（MMU） DSP的应用决定了DSP的结构 大量的数学计算要求快速的乘法器、ALU和SHIFTER 多个并行的处理单元，可以在一个时钟周期内进行多次运算 内部集成高速存储器，多存储器总线，多存储器块（哈佛结构）以满足一个时钟周期内多次存储器操作的要求 什么是DSP（续）？ DSP的应用决定了DSP的结构（续） 对数据精度、成本和功耗的要求使DSP具有不同的数据格式和数据宽度（如定点和浮点） 应用的实时性要求可预测的指令执行时间和低的中断响应延迟 集成各种并行、串行接口，DMA控制器，低时延中断以满足对I/O能力的要求 支持多种外部设备以适应不同的应用场合 通讯是DSP的主要应用领域 DSP的分类 根据数据格式划分 定点（16bit， 20bit，24bit等数据宽度） 浮点（单精度、双精度） 根据体系结构划分 传统/增强型传统——TI C54x/AD2116x 超长指令字（VLIW）——TI C6000，AD TigerSHARC（支持SIMD），MSC8101/8102（双内核） 几种典型高性能DSP TI TMS320C6000 定点：C62xx，C64xx 浮点：C67xx ADI TigerSHARC（浮点＋定点） StarCore SC140（定点内核） Motorola MSC8101, MSC8102（双内核） Agere SP2000B (三内核） C64x的结构框图 C64x的结构-CPU 8个指令执行单元，L、M、S和D单元各两个 64个32-bit通用寄存器 40bit或64bit长类型使用一对寄存器 程序获取，指令分派与指令解码单元 两条数据路径，每条配合四个执行单元 控制逻辑、中断逻辑与测试逻辑 C64x指令分类 算术指令-ABS,SADD,SUB,MPY,MPYHL… 比较指令-CMPEQ,CMPGE,CMPLE… 逻辑指令-AND,OR,NOT,XOR 数据操作-EXT,PACK2,ROTL… 寄存器与存储器操作-MVK,STW,LDW… 跳转-B disp, B reg… 每条指令都可以条件执行 C64x指令流水线 L单元执行的指令 32/40-bit arithmetic, compare and logical operations Leftmost 1 or 0 counting for 32 bits and byte shifts Normalization count for 32 and 40 bit Data packing/unpacking and 5-bit constant generation Dual 16-bit/ Quad 8-bit arithmetic operations Dual 16-bit/ Quad 8-bit min/max operations M单元执行的指令 16 x 16/ 16 x 32 multiply operations Quad 8 x 8/ Dual 16 x 16 multiply operations Dual 16 x 16 multiply with add/subtract operations Quad 8 x 8 multiply with add operation Bit expansion/ Bit interleaving/de-interleaving Variable shift operations Rotation Galois Field Multiply 超长指令字-VLIW 8条32-bit指令构成一个256-bit的指令字 8条指令可以构成1个到8个并行执行的执行包，每个执行包在同一个CPU周期内执行 p ＝ ‘0’表示一个执行包的结尾 C64x的结构-两级存储器 一级缓存 L1P：16KB直接映射，32字节线宽，单周期访问 L1D：16KB二路相关， 64字节线宽，单周期访问，二路最近最少使用淘汰算法 二级缓存 0/32/64/128/256KB，4路相关 L1到L2数据要求会导致CPU停顿6～8周期 内部SRAM：768KB～1MB C64x的结构-EDMA控制器 处理所有L2 Cache/存储器到外部设备之间的数据传递（任何可寻址空间） 64个独立通道，共享一个中断 可编程优先级，支持通道连接（Linking）和链接（Chaining） 包括事件和中断处理寄存器，事件编码器，参数RAM和地址产生硬件等组成部分 EDMA控制器（2） EDMA控制器（3） EDMA的发起 CPU发起（无同步）