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基于FPGA数字频率计的SOPC实现 课程名称：现代电子技术综合实验 姓名： 指导老师： 学号：  摘要 本文介绍了一种数字频率计的SOPC实现方法。该设计采用MC8051软核作为SOPC系统的控制核心，使用硬件描述语言VHDL在开发平台ISE上搭建MC8051的外围电路，共同构建SOPC系统。在进行综合、布局布线、生成bit文件、配置实验电路板上的目标器件后，联合使用Keil C51进行软件部分的设计与在线仿真，最后在FPGA实验电路板上成功验证了设计的功能。经测量数据与真实数据比较，在10-5误差范围内，该频率计能测量频率在0.5Hz以上的信号。 关键词：MC8051，SOPC，FPGA，数字频率计 一、数字频率计的实现方式及其误差 1.1概述 在电子技术领域，频率是一个最基本的参数，频率与其它许多参量的测量方案、测量结果都有十分密切的关系。因此，频率的测量非常重要。 在电子实验室中，测量频率的仪器是最重要的仪器之一。目前，绝大多数实验室使用计数式数字频率计测量频率。利用计数式数字频率计测量频率具有精度高、使用方便、测量迅速等一系列突出优点，故已成为近代频率测量的重要手段。 目前频率测量主要有3种实现方法： (1)测频法。测频法是指在时基信号的几个周期内计算被测信号的个数，最后得出被测信号的频率。该测量在低频段的相对测量误差较大。 (2)测周法。测周法是指在被测信号的几个周期内计算时基信号的个数，最后得出被测信号的频率。这种方法在高频段相对误差较大，增大基准信号频率可以提高测量精度。 (3)等精度法。等精度法是指在与被测信号同步的闸门时间内，分别计算被测信号和时基信号的个数，最后通过被测信号与时基信号的个数的相比，再乘以时基信号的频率算出被测信号频率。该方法可以在整个工作频段可以得到相同的相对精度，且测量范围更大、更精确。 1.2 三种频率测量方法误差的简要分析 (1)测频法：测频法的公式为： f=N/T N为1次闸门时间内计数器计得被测信号的脉冲数，T为闸门时间的长度。由于N存在±1误差，那么测频法的 相对误差： ±1/N 绝对误差： ±1/T 即对于测频法，被测信号频率越高或者闸门时间越长，N值就越大，误差就越小。闸门时间固定时，绝对误差固定。 (2)测周法：测周法的公式为： f=F/N F为基准时钟的频率，N为被测信号单周期内计得基准时钟的脉冲数。 由于N存在±1的误差，测周法的 相对误差： ( -1/ (N+1), 1/ (N-1) ) 绝对误差： ( -F/N(N+1), F/N(N-1) ) 即对于测周法，被测信号频率越低，基准时钟频率越高，N值越大，误差越小。 (3)等精度法：等精度法的公式为： f=(N1/N2)*F N1 、N2分别为与被测信号同步的闸门时间内测得被测信号脉冲数、时基信号脉冲数，F为时基信号频率。由于闸门信号与被侧信号同步，N1无量化误差。N2存在±1误差。 相对误差： ( -1/ (N2+1), 1/ (N2-1) ) 绝对误差： ( -N1F/N2(N2+1), N1F/N2(N2-1) ) 即时基信号频率越高，N2越大，那么误差就越小。特别当N1=1时，等精度法变为测周法。 二、数字频率计的设计与实现 2.1测量方式与实现方式的选择 本次设计采用等精度法，由于等精度法设计到乘除运算，如果直接用数字电路搭建乘除电路，十分复杂，但MC8051进行乘除十分方便，而且编程容易。所以考虑采用SOPC的实现方式来设计频率计。 2.2 硬件系统的设计 2.2.1 实验所用开发板简介 本次实验所用的电路为EEC FPGA核心板，板上包含一块TQ144封装的xc3s250e FPGA芯片，使用50MHz有源晶振作时钟输入，含有4个按键，一个8位拨码开关，8位LED，8位数码管，提供外部时钟输入引脚，足够满足本次频率计的设计需要。 图1给出了开发板上FPGA的引脚分配，可以得到引脚约束信息，以供开发时使用。 图1 管脚分配 2.2.2 硬件系统的整体框架 由等精度测量频率的原理可知，频率测量功能的实现需要时钟管理模块、闸门电路、基准时钟、输入信号、两个计数器以及MC8051。模块之间的互联如图2所示。 图2 数字电路框图 基于上面给出的数字电路框图，各个模块的功能如下： 1)DCM时钟管理模块 Xilinx公司的FPGA中提供了一种特殊的时钟管理模块，可以对时钟进行倍频与分频。所用芯片上单个DCM能提供两路输出，分别用作MC8051的时钟和测频电路的基准时钟。因为对单片机在线调试的需求，单片机的时钟固定为18MHz。由之前的理论分析，基准时钟频率更高时，量化误差导致的频率误差会降低，所以基准时钟使用50MHz，所以该模块的功能是对输入的晶振信号进行分频产生一个18MHz和50MHZ的