第八九十CPU组合逻辑控制器设计剖析.pptVIP

C2 = FE · T1 （ CLA + COM + ADD + STA + LDA + JMP ） + IND ·T1 （ ADD + STA + LDA + JMP ） + EX ·T1 （ ADD + LDA ） 例如某一微操作 C2：M ( MAR ) MDR 的逻辑表达式如下： 输出信号：某一微操作的控制信号。C2 : M (MAR) 送 MDR 输入信号：指令信号。CLA 、COM、ADD、STA、LDA、JMP 等 均来自 操作码译码器 的输出端。 输入信号：时序信号。FE · T1 、 IND ·T1 、 EX ·T1 等， 均来自 时序信号产生器 的输出端。 8.3 组合逻辑设计 – 微操作最简表达式（P401） C2 = T1 { FE（ CLA + COM + ADD + STA + LDA + JMP ） + IND（ ADD + STA + LDA + JMP ） + EX （ ADD + LDA ）} 该逻辑表达式 给出 控制器 输入与输出信号之间的关系。 A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 C B A Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15 输出信号 = 某条指令 输入： 指令中 操作码 操作码译码器 8.3 组合逻辑设计 D 例如： ADD 0 0 0 0 STA 1 0 1 0 LDA 1 0 1 1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 ADD STA LDA 例如：指令格式中前4位为操作码。 C0 C1 Cn … C2 C3 输入指令信号 0 1 2n-1 … T0 T1 Tn … 8.3 组合逻辑设计 – 组合逻辑控制器 IR CU CLK （机器主频） … 状态 标志 操作码译码 n 位操作码 输入时序信号： 周期、节拍 节拍发生器 输入反馈信号 输出各微操作的控制信号 1 1 1 2 C2 = T1 { FE（ CLA + COM + ADD + STA + LDA + JMP ） + IND（ ADD + STA + LDA + JMP ） + EX （ ADD + LDA ）} 组合逻辑控制器的特点 思路清晰，简单明了 庞杂，调试困难，修改困难 速度快 1 1 ≥1 FE IND EX LDA ADD JMP BAN STA T1 C2： M ( MAR) 送 MDR （RISC） 8.3 组合逻辑设计 – 画出逻辑电路图（P401） 考研习题精选 1、若存储器容量为64K *32位，指出主机中六个基本寄存器的位数。 并写出组合逻辑控制器完成STA X （AC内容写回到X主存单元内） 指令发出的微操作及节拍安排。 解：主机中基本寄存器及位数 累加器 32 指令寄存器 32 数据缓冲寄存器 32 通用寄存器 32 地址寄存器 16 PC程序计数器 16 STA X （X为主存单元地址）指令发出的微操作及节拍安排： PC MAR M ( MAR ) MDR MDR IR ( PC ) + 1 PC T0 T1 T2 1 R（发读命令） OP ( IR ) ID（操作码译码） T0 T1 T2 Ad ( IR ) MAR AC MDR MDR M ( MAR ) 1 W 取指周期 执行周期 组合逻辑控制器的设计步骤（前三步骤非常重要！） 步