半定制设计——计时器电路剖析.docVIP

实践教学要求与任务: 设计时、分、秒计时器电路，数码管显示输出。 输入10K精准时钟； 具有时、分、秒计时功能，24小时制； 时分秒均可手动调整校正； 6个数码管显示输出，格式hhmmss；或者8个数码管显示输出，格式hh:mm:ss； 使用SMIC工艺库smic18mm_1P6M完成设计； 完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、物理验证等。 工作计划与进度安排: 第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-5天：完成设计，经指导老师验收后进入模块电路设计（验收设计文档）； 第6-9天：完成模块电路代码输入，并完成代码的仿真（验收代码与仿真结果）； 第 9-10天：约束设计，综合（验收约束与综合结果）； 第11-12天：布局布线，完成版图（验收版图结果）； 第13-14天：物理验证、后仿真，修改设计（验收物理验证结果和时序仿真结果）； 第15天：整理设计资料，验收合格后进行答辩。 摘 要 计时器电路是一种用数字显示秒、分、时的计时装置，由于十足集成电路技术的发展，使计时器走时准确、多功能化且性能稳定等优点。本文详细介绍了依据功能要求进行计时电路方案设计的过程，并在此基础上将整体电路分为时钟模块、按键消抖模块、校时控制模块、时间扫描模块、计时选通模块，译码显示模块等主要功能模块。实现中采用Verilog HDL描述、ModelSim进行功能仿真、QuartusII进行逻辑综合和适配下载，最后在Altera公司的Cyclone的芯片EP1C6Q240C8上实现并完成测试。在此过程中，完整地建立了测试平台，完成了功能和时序仿真，从而保证了设计的功能与时序的正确性。 关键词 Verilog HDL；tcl；Design Compiler；逻辑综合；Encounter；物理验证；后仿真； 目 录 摘 要 III 引 言 1 1 总体电路结构设计 2 1.1 电路功能与性能 2 1.2 主要消抖法计算 2 1.3 功能电路设计 3 1.4 顶层TOP的设计 4 2 功能仿真 6 2.1 仿真的功能列表 6 2.2 顶层仿真平台与激励 6 2.3 电路功能仿真结果 7 3 约束及逻辑综合 9 3.1 约束策略 9 3.2 脚本 9 3.3 综合文件 11 3.4 综合环境 12 3.5 综合过程 13 3.5.1 综合流程 13 3.5.2 综合操作过程 13 4 布局布线 15 4.1 文件准备 15 4.2 布局布线过程 15 4.3 物理验证 17 5 后仿真 20 6 总结 21 参考文献 22 附录A：顶层设计源代码 23 附录B：电路源代码 25 附录C：设计约束代码 33 附录D：IO文件代码 35 引 言 随着可编程器件FPGA/CPLD成本的逐渐降低，以及开发测试技术的日益普及，FPGA/CPLD以其较好的集成度和稳定性、可编程实现与升级的特点，在电子设计领域得到了越来越多的应用。 本设计要实现一个24小时制计时器电路，完成计时的调整与控制。传统情况下一般可以采用MCU加接口芯片的形式；或者是现在已较少应用的，采用通用/专用逻辑芯片的方式进行电路的实现。FPGA/CPLD和MCU的方式各有优点：MCU方式灵活性更强，但是逻辑可扩展性不强；可编程逻辑FPGA/CPLD方式实时性更好，逻辑可扩展性也好，如在FPGA/CPLD中使用CPU核，则有着明显的应用优势。 本设计采用FPGA/CPLD的方案，使用Altera公司的Cyclone的芯片，开发过程中采用Altera的集成工具QuartusII实现设计。基本流程是这样的：首先根据设计任务要求进行方案的设计，包括引脚确定、时序关系、功能框图与模块划分、调度与控制方法等；然后依据模块设计进行模块HDL代码的输入与功能仿真，功能仿真采用HDL仿真工具Modelsim10.1a；完成功能仿真后再QuartusII平台下进行电路的约束与综合；综合结果无误后进行布局与布线，生成配置文件；在下载前进行时序分析；最后下载、测试，从而完成设计。 由于条件所限无法进行更好验证，本设计采用开发板上拨挡开关的0/1变化替代按键到达的指示信号，按键调整校时功能来实现验证。 1 总体电路结构设计 1.1 电路功能与性能 计时器电路的功能主要集中在五方面。一是对按键消抖的控制（电平检查、消抖命令延时、消抖完成前延时、完成消抖后平稳电平输出等）为主的输入信号的采集与处理；二是对输入全局时钟分频，获