VerilogHDL数字设计教程(贺敬凯)第2剖析.ppt

2.1 编写并运行一个简单的Verilog HDL程序 　　程序说明： 　　(1)? module和endmodule是Verilog HDL语言的关键字，用来说明模块。Verilog HDL程序是由模块构成的，每个模块的内容都嵌在module和endmodule两个语句之间。 　　(2) ?input和output是Verilog HDL语言的关键字，用来说明模块的端口属性。端口属性有三种，即input、output和inout，分别为输入、输出和输入输出属性。每个模块要进行端口列表声明，说明这些端口的输入、输出属性。 　　(3) ?assign是Verilog HDL语言的关键字，?用来说明模块内部信号的连接关系。语句assign y = s ? b : a;的功能是：当s=1时，y=b；当s=0时，y=a。 　　(4) 使用Quartus Ⅱ软件可以对设计进行综合，综合出来的电路图如图2-1所示。 　　由图2-1可以看出，该设计最终实现的是一个二选一选择电路。 　　关于Verilog HDL程序的进一步说明： 　　(1) ?Verilog HDL程序是由模块构成的，每个模块的内容都嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块是可以进行层次嵌套的。正因为如此，才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能，最后通过顶层模块调用子模块来实现整体功能。 　　(2) 每个模块要进行端口列表声明，说明输入、输出端口属性，然后对模块的功能进行描述。 　　(3) ?Verilog HDL程序的书写格式自由，一行可以写几个语句，一个语句也可以分写 多行。 　　(4) 除了endmodule语句外，每个语句和数据定义的最后必须有分号。 　　(5) 可以用/*...*/和//...对Verilog HDL程序的任何部分作注释。一个好的、有使用价值的源程序都应当加上必要的注释，以增强程序的可读性和可维护性。 2.1.2 Verilog HDL程序开发环境——Quartus Ⅱ 6.0 　　本节将简单介绍在Quartus Ⅱ 6.0环境下开发Verilog HDL程序的基本操作。由于Altera FPGA教学开发板可以很容易地设计或者购买到，因此配合FPGA开发板，使用Quartus Ⅱ软件来学习Verilog HDL语言，可以达到事半功倍的效果。 　　Quartus Ⅱ是Altera提供的FPGA/CPLD开发集成环境，图1-5是Quartus Ⅱ设计流程，下面使用文本输入设计方法结合该设计流程来介绍Quartus Ⅱ软件的使用。 　　【例2-2】 实现一个跑马灯程序设计，使8个灯逆时针轮流显示，每个灯显示1?s时间。 　　设计代码如下： 　　程序说明： 　　(1)? always语句是一种结构化过程语句，它是Verilog HDL行为建模的基本语句之一。每个always语句代表一个独立的执行过程，在一个模块内部可以有多个always语句。 　　(2) ?case语句是多路分支语句，其行为类似于多路选择器。case语句只能用在行为建模always语句中。该case语句根据led_run的当前值来决定led_run下一个状态的值，从而控制led按照设定的顺序点亮。 　　(3) 本例主要用于介绍Quartus Ⅱ软件的使用，程序中各语句的具体含义及其用法将在后续章节予以介绍。 　　下面详细介绍Quartus Ⅱ软件的使用流程。 　　1. 创建工程准备工作 　　(1) 双击桌面上的Quartus Ⅱ图标，打开Quartus Ⅱ软件。也可以通过“开始—程序—Altera—Quartus Ⅱ 6.0—Quartus Ⅱ 6.0”打开。 　　(2) 选择“File—New”打开New对话框，在该对话框中选择“Verilog HDL File”，如图2-2所示。 　　(3) 在打开的界面中输入Verilog源代码，完成后点击“File—Save”，并键入文件名为led_run，如图2-3所示。 　　2. 创建工程 　　创建工程有两种方法：第一种方法是在图2-3中最下方选中“Create new project based on this file”，点击图2-3中的保存后即出现创建工程的其他对话框；第二种方法是利用“New Preject Wizard”创建工程。这两种方法创建工程的步骤和涉及的内容是一致的，下面我们用第二种方法来创建工程。 　　(1) 选择“File—New Project Wizard…”，见图2-4。 　　(2) 选择编缉工程位置、工程名称、顶层模块名称，见图2-5。 　　(3) 加入Verilog HDL源文件，见图2-6。 　　(4) 选择FPGA器件，界面见图2-