并入串出寄存器设计.docVIP

实验五 并入串出寄存器设计 实验目的 学习移位寄存器的VHDL设计方法。 设计描述及方法 1. 设计电路的接口描述 说明：图中虚线内为设计内容，虚线外是外部检测和显示的硬件电路。主要引脚有： datain[7..0] 是八位数据输入端，并行输入； clk 脉冲输入端，数据的移位靠该引脚触发； load 是读入数据控制端； dataout 一位数据的输出端。 2. 真值表 clk load datain[7..0] dataout 1 (q7,q6,q5,q4,q3,q2,q1,q0) x 0 (q7,q6,q5,q4,q3,q2,q1,q0) q7,q6,q5,q4,q3,q2,q1,q0 3. 电路设计方法 在过程中定义和使用八位矢量信号（signal）。 程序代码 library ieee; use ieee.std_logic_1164.all; entity p_in_s_out is port( data_in: in std_logic_vector(7 downto 0); clk : in std_logic; load: in std_logic; data_out: out std_logic); end p_in_s_out; architecture behave of p_in_s_out is signal