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实验五 有限状态机实验总结报告 0800220229 吴健伟 第8周星期三第5大节 实验目的：本次实验通过verilog硬件描述语言编写摩尔型有限状态机和米勒型有限 状态机，掌握采用有限状态机产生各种控制信号的原理，熟悉如何选用合适的有限状态 机进行电路设计，通过实验进一步了解原理图编辑方法和仿真方法。 二 实验内容和步骤： 利用verilog语言，设计一个采用摩尔型有限状态机实现的流水灯控制程序； 源程序如下： module sled(clk,led); input clk; output[7:0]led; reg[7:0]led; reg[2:0]state; parameter s0=3b000, s1=3b001, s2=3b010, s3=3b011, s4=3b100, s5=3b101, s6=3b110, s7=3b111; always @(posedge clk) case(state) s0:begin state=s1;led=8end s1:begin state=s2;led=8end s2:begin state=s3;led=8end s3:begin state=s4;led=8end s4:begin state=s5;led=8end s5:begin state=s6;led=8end s6:begin state=s7;led=8end s7:begin state=s0;led=8end endcase endmodule 仿真后的波形如下图所示： 利用verilog语言，设计一个采用米勒型有限状态机实现的串行口发送程序； 源程序如下图所示： module s_tx(clk,en,dain,txd); input clk,en; input[7:0] dain; output txd; reg[7:0] da_temp; reg txd; reg[3:0] state; parameter swait=4b0000, star=4b0001, s1=4b0010, s2=4b0011, s3=4b0100, s4=4b0101, s5=4b0110, s6=4b0111, s7=4b1000, s8=4b1001, stop=4b1010; always@(posedge en) da_temp=dain; always @(posedge clk) if(!en) begin state=swait; txd=1; end else case(state) swait: begin state=star;txd=1;end star:begin state=s1;txd=0;end s1:begin state=s2;txd=da_temp[7];end s2:begin state=s3;txd=da_temp[6];end s3:begin state=s4;txd=da_temp[5];end s4:begin state=s5;txd=da_temp[4];end s5:begin state=s6;txd=da_temp[3];end s6:begin state=s7;txd=da_temp[2];end s7:begin state=s8;txd=da_temp[1];end s8:begin state=stop;txd=da_temp[0];end stop:begin state=stop;txd=1;end endcase endmodule 利用verilog语言，设计一个采用米勒型有限状态机实现的串行口接受程序； 源程序如下图所示： module s_rx(clk, dain,daout); input clk,dain; output[7:0] daout; reg[7:0] daout; reg[7:0] da_temp; reg[3:0] state; parameter star =4b0000, s1=4b0010, s2=4b0011, s3=4b0100, s4=4b0101, s5=4b0110, s6=4b0111, s7=4b1000, s8=4b1001, stop=4b1010; always@(negedge