第4章 VerilogHDL语言基础分析.pptVIP

* * 3．Verilog HDL行为语句——过程赋值语句 　　VerilogHDL的过程赋值语句必须放在always过程块中，用来对寄存器型变量赋值，分为阻塞(blocking)型赋值语句和非阻塞(non_blocking)型赋值语句，其基本格式为： 　　被赋值变量赋值操作符赋值表达式; 　　被赋值变量通常是reg型或integer型变量，可以是变量的某一位或某几位，也可以是用拼接符{}拼接起来的寄存器向量。 　　若赋值操作符采用＝，则称为阻塞赋值；若赋值操作符采用＝，则称为非阻塞赋值。赋值表达式指符合Verilog HDL规范的任意表达式。 * * * * * * * * * * * * * * * * * * * 4．3 VerilogHDL模块的3种建模方式 　　从VerilogHDL的描述风格看，分为结构描述、数据流描述、行为描述以及混合描述。 　　通过一个例子认识Verilog HDL的3种建模方式，图中电路实现的功能是，当sel=0时，out＝a；当sel＝1时，out=b。 * * * * 4．3．1 模块的结构描述方式 1．结构描述的概念 　　Verilog HDL结构描述是通过调用逻辑元件，描述它们之间的连接，建立逻辑电路的模型。 　　逻辑元件，包括Verilog HDL内置门级元件、内置开关级元件、自主开发的已有模块或商业IP模块。结构描述的核心是逻辑元件的