计数译码显示电路剖析.ppt

第三阶段实验数字电路实验 ? 与非门参数测试与组合逻辑电路设计 ? 集成触发器 ? 计数、译码、显示电路 计数、译码、显示电路 （p126） 一、 实验目的 二、实验内容与具体要求 1. 40161的逻辑功能: 1. 40161的时序波形图 2. 构成任意进制计数器的方法 3. 构成多位计数器的级联方法 四、译码显示电路的构成 Truth Table 2. 共阴七段显示器 3.译码显示电路的构成 五、实验注意事项 1．电源 （VDD=＋5V、VSS=地） 核对无误，再接入！ 2．输出端切忌短路、线与！ 3．CMOS电路多余输入端 —— 不能悬空 4．电路图一定要标上芯片引脚号 5．芯片管脚图 6. CMOS电路驱动TTL电路的能力有限。 芯片管脚图 * * 一、实验目的 二、实验内容与具体要求 三、计数器40161的逻辑功能及其应用 五、实验注意事项 四、译码显示电路的构成 掌握译码、显示电路的构成及使用方法； 进一步熟悉计数器输出波形的测试方法； 掌握40161的逻辑功能及使用方法； 学习数字电路设计、组装与调试的方法。 1. 测试CC40161的逻辑功能（与2合并测试）。 2. 设计并组装十进制计数、译码、显示电路。 CP=1Hz时，按161功能表的每一行设置清零、置数、使能信号，观察并记录实验结果； CP=1kHz时，161处于计数状态，观测并记录十进制计数器输出Q0、Q1、Q2、Q3以及CP的波形，比较它们的时序关系。 注意：示波器触发源的选择。 3*. 设计并组装60进制计数、译码、显示电路。 4*. 设计并组装24进制计数、译码、显示电路。 （3和4任选一项） 三、计数器40161的逻辑功能及其应用 4位二进制同步加(递增)计数器 表5.18.4 CC40161功能表 清零 使能 数据输入置数 进位 置数 ET=ETTETP CO=Q3Q2Q1Q0 ET CP 操作状态 0 x x x 异步清零 1 0 ? x 同步预置 1 1 ? 0 保持 1 1 ? 1 计数 利用同步预置?清零 利用异步清零 优点： 清零可靠 输出没有毛刺 串行进位（异步） 优点：简单； 缺点：速度较慢 六十进制计数器: 出现竞争冒险的可能性较大 六十进制计数器 并行进位（同步） 优点：速度较快； 缺点：较复杂。 3. 构成多位计数器的级联方法 Pin Assignments Top View Segment Identification Display: 灯测试 灭灯 锁存 A3 ? A0 ? A1 ? A2 ? 译码器CD4511BC BCD-to-7 Segment Latch/Decoder/Driver 与74LS48管脚基本兼容 *Depends upon the BCD code applied during the 0 to 1 transition of LE. X = Don’t Care Light Emitting Diode (LED) Readout 公共限流电阻