基于fpga的数字钟的设计大学毕业论文.docVIP

1 设计的要求 本次设计主要是研究基于FPGA的数字钟，要求是以24小时为周期，显示时、分、秒。采用1HZ的基准脉冲信号产生1S的基准时间，当计数达到60次时，输出1个分钟（min）脉冲；当1min的时钟计数到达60次时，输出1个小时（h）脉冲；若1h的时钟计数达到23次时，并且1min的计数到59次、1s的计数也达到59次，再来1个1s的脉冲，数字钟就自己复位，重新从零开始计时。为了保证计时的稳定及准确须由晶体振荡器提供时间基准信号。 该系统是基于FPGA的设计，采用VHDL进行系统功能的描述，采用自顶向下的设计方法，用QUARTUS II软件进行仿真。 2 设计的基本原理 振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数器满59后向分计数器进位，分计数器满59后向小时计数器进位，小时计数器按照“24翻0”规律计数。计满后各计数器清零，，，，R、C元件的数值无关。因此，，Hz的方波信号，其输出至分频电路。分频电路的逻辑框图如下图4所示。 图4 分频电路逻辑框图 六进制计数模块 对秒和分的十位进行计数，计数满六便变为0，产生进位。 六进制计数器的逻辑框图如下图5所示。 图5六进制计数器逻辑框图 十进制计数器模块 对秒和分的个位进行计数，计满10便变为0，并产生进位。 十进制计数器逻辑