EDA课程设计讲述.doc

课 程 设 计 报 告 课程设计名称： EDA技术课程设计 题 目： 万年历系统的设计 姓 名： 专 业： 电子信息科学与技术 班 级： 电信一班 学 号： 目录 一、设计目标： 3 二、设计方案 3 1、系统功能 3 2、系统设计方案说明 3 三．模块设计 4 3.1分频模块 4 3.2、 主控制模块 5 3.3 时间和日期的显示及设置模块 6 3.4 输出显示模块 11 3.5按键去抖模块 12 四、设计总结 13 附件1 原理电路图 14 附件2、管脚分配图 14 附件3、 设计原理框图 15  EDA课程设计实验报告 一、设计目标： 基本要求： 1、使用原理图输入完成下述设计功能 （1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）； （2）为了演示方便，应具有分钟、小时快进功能； （3）时、分、秒设置功能即校时功能。 （4）其他时钟使用功能，如闹钟、整点报时等功能。 使用硬件描述语言verilog HDL完成上述功能。 二、设计方案 1、系统功能 系统有数字钟的显示与设置，数字跑表的暂停及清零，闹铃的设置与实现，日期的设置与显示。 2、系统设计方案说明 此实验是 FPGA系统的设计，主要有分频模块 、主控制模块、时间和日期的显示及设置模块、输出显示模块、按键去抖模块以及一些输入和输出管脚、电源和地构成。 三．模块设计 3.1分频模块 1.功能：分频器，使1000HZ时钟信号分频成低频信号，达到适合的频率，以供此实验应用。最后输入频率为1Hz。 相关程序： input clk_1Hz ; //1Hz时钟，供数字钟使用 input clk_1kHz ; always@(posedge clk_1kHz) begin clk_500Hz=~clk_500Hz; //2分频 //由1 kHz分频得500 Hz时钟信号，整点报时使用 temp1=func_key; temp2=key1; temp3=key2; if(divide==3b101) // 5 分频 //由1 kHz分频得到100 Hz信号，用作跑表的时钟 begin divide=0;clk_100Hz=~clk_100Hz; end else divide=divide+1; end 3.2、 主控制模块 1.功能：该模块实现对各个功能的整体控制选择，包括对时间显示与调整、日期显示与调整、闹钟显示与调整、秒表操作等的控制，同时输出所要显示的相应数据，完成万年历的整体操控选择设置等功能。 相关程序： module clock(clk_1Hz, clk_1kHz, func_key, key1, key2, mode, hour, minute, second, alarm); input clk_1Hz ; //1Hz时钟，供数字钟使用 input clk_1kHz ; //1 kHz时钟, 分成500 Hz供闹钟和整点报时使用, 分频100Hz供跑表使用 input func_key ; //功能键, 1表示数字钟, 2表示跑表, 3表示调时, 4表示设置闹钟，5表示日期设置 input key1 ; //功能1时显示闹钟时间, 功能2时暂停, 功能3、4时调小时, 功能5时调月份 input key2 ; //功能1时显示日期, 功能2时清零, 功能3、4时调分, 功能5时调日 output [3:0] mode; //功能号指示 output [7:0] hour ; //功能1、3和4时显示小时, 功能2时显示分钟, 功能5时显示月份 output [7:0] minute; //功能1、3和4时显示分钟, 功能2时显示秒, 功能5时显示日期 output [7:0] second; //功能1时显示秒, 功能2时显示1/100秒, 其余时固定显示0 3.3 时间和日期的显示及设置模块 1.连线： 相关程序： reg[5:0] h1; //功能1(数字钟)的时、分、秒 reg[6:0] m1,s1; wire clk_1; //数字钟时为1Hz时钟, 时间设置时为按调整键产生的脉冲 //即当不处于功能3时为1HZ时钟信号，处于功能3时为adjust-key1 or adjust_key2脉