FPGA串口通信讲述.docVIP

FPGA实 验 报 告 目录 FPGA实 验 报 告 1 目录 2 基于VHDL的串口通信实现设计 3 摘要 3 正文 3 1.研究背景知识 3 1.1串口简介 3 1.2串口通信参数 3 2.系统整体设计 5 2.1 系统框图 5 2.2原理图 5 2.3管脚介绍： 6 3. 系统模块设计 6 3.1分频模块 6 3.11流程图 6 3.12程序 7 3.2接收模块 8 3.21流程图 8 3.22程序 9 3.3发送模块 10 3.31流程图 10 3.32程序 11 4. 系统调试 12 4.1 时序调试 12 4.2硬件调试 13 5.总结 14 基于VHDL的串口通信实现设计 摘要 串口是计算机上一种非常通用设备通信的协议,其特点是简单，成本低特别适用于远距离通信串行接Serial Interface是指数据一位一位地顺序传送，其特点是通信简单，只要一对传输线就可以实现双向通信（可以直接利用电话线作为传输线），从而大大降低了成本，特别适用于远距离通信，但传送速度较慢。串口通信的两种最基本的方式：同步串行通信方式和异步串行通信方式。 2.2原理图 2.3管脚介绍： 功能 管脚 输入/输出 功能 RST 输入 复位，初始化 CLK 输入 时钟 RXD 输入 串行收引脚 SK_RP 输入 高电平为接收数据 低电平为发送数据 BAUD8X 输出 波特率*8 TXD 输出 串行发引脚 SEG_EN 输出 数码管位选择 SEG_DATA 输出 数码管段选择 3. 系统模块设计 3.1分频模块 通过本模块要产生8×波特率的时钟，FPGA开发板时钟振荡频率为50MHZ，因此要产生9600*8的时钟，分频数为50M/9600/8=325*2，本程序以9600波特率为例，展开分频。其余波特率依例可以选择产生。 3.11流程图 3.12程序 PROCESS(clk,rst) --分频得到8倍波特率的时钟 BEGIN SEG_EN; IF ( rst = 1) THEN DIV_BUF = 0; div_REG= 0000000000000000 ; ELSIF(clkEVENT AND clk=1)THEN IF (div_reg = div_par - 0000000000000001) THEN--//FEN PIN SHU YI BAN QU FAN DIV_BUF= NOT DIV_BUF ; --产生时钟脉冲 DIV_REG=0000000000000000 ; ELSE div_reg = div_reg + 0000000000000001; END IF; BAUD8X=DIV_BUF ; END IF; END PROCESS; 3.2接收模块 3.21流程图 在进入收发模块之前。在复位中进行初始化： 接收缓冲器RXD_BUFRXD_CNT=0000; 接收计数器 RXD_START=000; 接收前级接收器RXD_TXT 接收数据采用移位设计，将数据传进缓冲器。 每八个时隙对RXD取样一次，存进RXD_TXT中，比较中间五次，若五位数据一致，则认为可以接受一位数据，送进RXD_BUF，共接受八位数据。等八个时隙（停止位），再进入接收初态 。