基于SOPC的调智能温度控制器的设计.docVIP

基于SOPC的空调智能温度控制器的设计1 引言 　　智能控制是控制界新兴的研究领域,是一门边缘交叉学科。智能控制的一种定义为：应用人工智能的理论和技术及运筹学的优化方法同控制理论方法与技术结合,在未知环境下,仿效人类的智能,实现对系统的控制。微电子技术界各大芯片生产厂家均推出了专用的神经网络芯片和模糊芯片,采用这种高速的专用芯片,大大方便了智能控制应用系统的实现。本文采用现场可编程门阵列(FPGA)技术,对智能控制器的设计和实现进行研究。 　　2 控制器硬件设计 　　控制器主芯片采用ALTERA公司的型号为APEX系列的FPGA芯片,芯片型号为EP20K200EFC484-2X。APEX20K系列器件是一个具有多核结构的PLD器件系列,支持可编程单芯片系统SOPC。该型号拥有20万可用门资源,13KB的内部存储空间,382个用户可用引脚,1.8V/2.5V I/O。主处理器采用ALTERA公司的32位NIOS处理器软核,系统总线采用AVALON总线,外围扩展：片内存储器(9KB),RS232串行通讯口,智能控制算法加速器单元,模拟量输入端口,数字量/开关量输出端口,键盘PIO,LED显示PIO等,硬件体系结构框图如图1所示。 图1 硬件体系结构 　　2.1 Nios软核处理器 　　NIOS CPU是一种采用流水线技术,单指令流的RISC处理器,具有分离的指令和数据存储器端口(Harvard存储器结构)。本文处理器主频为33.333MHz。NIOS CPU中的内部寄存器包括：一个通用寄存器文件,多个内部控制寄存器,一个程序计数器,以及一个用于前缀指令的K寄存器。 　　NIOS3.0 CPU允许用户取消对陷阱指令、硬中断或内部异常的支持,以把NIOS系统配置成一个最简单的控制系统(不运行复杂软件)。NIOS处理器有一个可选的片上JTAG调试模块,用于实现调试工具和NIOS CPU的通讯。调试模块含有First Silicon Solution (FS2)公司设计的IP核。在NIOS CPU中,此调试模块被称作NIOS OCI调试模块。NIOS OCI调试模块可以实现运行控制、硬件断点和软件跟踪。 　　2.2 UART串口通信 　　UART外围硬件电路调用ALTERA公司集成到其开发环境中的NIOS系统IP库模块,其功能描述如下。NIOS UART用于在Altera的FPGA中实现简单的RS-232异步发送和接收逻辑。UART通过两个外部引脚(TxD和RxD)发送和接收串口数据。为了与RS232的电压信号相匹配,在RxD/TxD输入输出引脚与相应的外部RS232连接之间需要有电平转换芯片。 　　UART传送逻辑含有一个7位、8位或9位的txdata保持寄存器。传送移位寄存器直接连接到TxD数据引脚,数据的LSB首先移出到TxD。传送逻辑可以自动根据RS232通信协议在连续的TxD数据流中插入正确的开始位、停止位和奇偶校验位。UART接收逻辑含有一个7位、8位或9位的接收移位寄存器,以及一个7位、8位或9位的rxdata保持寄存器。可以通过软件直接读取rxdata保持寄存器。接收逻辑根据RS232通信协议在连续的RxD数据流中自动检测正确的开始位、停止位和奇偶校验位。 　　UART产生一个IRQ输出信号作为其Avalon总线接口的一部分。当一个或多个内部条件发生,并且对应的control寄存器的中断允许位也为1时,UART发出一个中断请求。在复位时,所有的中断允许位设置为0。因此,只有软件将一个或多个中断允许位设置为1时,UART才能发出中断请求。UART模块与总线接口如图2所示。其中,address为相对地址,irq为中断请求信号,chipselect为片选信号,dataavaliable为接收数据线有效信号,readyfordata为接收数据字准备完毕信号,begintransfer为开始发送数据信号。 ? 图2 UART模块与总线接口图 　　2.3 AVALON总线与用户自定义逻辑控制算法模块 　　AVALON总线主要用于连接片内处理器与外设,以构成可编程单芯片上系统(SOPC)。它描述了主从构件间的端口连接关系,以及构件间通信的时序关系。AVALON总线拥有多种传输模式,以适应不同外设的要求。AVALON总线的基本传输模式是在一个主外设和一个从外设之间进行单个字节、半字或字的传输。当一次传输结束后,不论新的传输过程是否还是在同样的外设之间进行,AVALON总线总是可以在下一个时钟周期立即开始另一次传输。AVALON总线支持多个总线主外设,允许单个总线事务中在外设之间传输多个数据单元。这一多主设备结构为构建SOPC系统提供了极大的灵活性,并且能适应高带宽的外设。AVALON总线是为SOPC环境而设计,互连逻辑由PLD内部