5.4数字逻辑电子系讲述.pptVIP

* * 5.4.2　下降沿触发的边沿触发器 5.4.3　CMOS传输门构成的边沿触发器 5.4.1　维持－阻塞触发器 5.4　边沿触发器 置0阻塞线 置0维持线 置1阻塞线 置1维持线 图5-4-1 维持－阻塞R-S触发器 　　１．维持－阻塞触发器基本工作原理 F G R S CP A B Q Q C E SD RD ● ● a b 5.4.1　维持－阻塞触发器 　　由上可见：由于维持－阻塞的作用，使得触发器仅在CP的上升沿触发，其余时间保持不变。 　　当CP=0时，触发器状态保持不变。 　　当CP由0跳变至1时，触发器状态发生转移。 　　若S=0、R=1，则RD=1、 SD=0，这使得： 　　(1) 触发器置1； 　　(2)通过置0阻塞线封锁C门，阻塞了将触发器置0的渠道； 　　(3)通过置1维持线封锁G门，维持了触发器置1的功能； 　　同样的方法可以分析出其它输入信号作用下的工作情况。 逻辑图 　　２．维持－阻塞D触发器 图5-4-2 维持－阻塞D触发器 F G D CP A B Q Q C E SD′ RD′ a b RD SD Q D Q SD RD CP 图5-4-3 上升沿触发的D触发器逻辑符号 置1阻塞线 　　维持－阻塞D触发器为上升沿触发，逻辑功能与钟控D触发器一致。 ● ● 直接置0端 直接置1端 　　(1) 时钟CP由0变1之前，门F和G的输出端a和b应建立起稳定状态。这段时间称为建立时间： 　　在建立时间内，输入信号不能发生变化，所以： 　　(2) 脉冲上升沿到达后，要达到维持－阻塞作用，必须使SD或RD由1变0。所经历的这段时间称为保持时间：th=1tpd 在这段时间内，输入信号也不能变化。 tset th 图5-4-4 D 触发器的建立时间和保持时间 　　３．维持－阻塞D触发器的脉冲工作特性 tCPL≥tset=2tpd 　　(3) 从CP由0变1直到触发器状态转移稳定于新状态，共需经历3tpd的时间，因此要求： 　　(4) 触发器的工作频率：时钟信号的最高工作频率为 RD Q CP SD D 图5-4-5 D 触发器的工作波形 　　１．电路结构 5.4.2　下降沿触发的边沿触发器 图5-4-6 下降沿触发的J-K触发器逻辑图 J K CP A Q Q ≥1 RD SD B D C ≥1 F E H G 　　特点：门G和H的平均延迟时间比基本触发器的平均延迟时间长。 　　２．基本工作原理 　　当CP由1负向跳变到0时，由于门G和H平均延迟时间比基本触发器平均延迟时间长，所以CP=0首先封锁门C和门F，这样由门A、B、D、E构成基本触发器，所以 　　在基本触发器状态转移完成之前，门G和H输出保持不变，因此有： 逻辑图 　　触发器完成状态转移以后，门G和门H被CP=0封锁，输出均为1，触发器状态维持不变，不会再发生多次翻转现象。 　　总之：在稳定的CP=0及CP=1期间，触发器状态均维持不变，只有在CP下降沿到达时刻，触发器才拾取输入信号并发生状态转移，所以是下降沿触发。状态方程也可写成 Qn Qn 1 1 ↓ 1 1 0 1 0 1 ↓ 1 1 1 0 1 0 ↓ 1 1 Qn Qn 0 0 ↓ 1 1 0 1 × × × 0 1 1 0 × × × 1 0 Q Q K J CP SD RD 表5-4-2 下降沿触发的J-K触发器功能表 　　３．脉冲工作特性 　　(1) 在CP下降沿到达之前，必须建立G和H端的稳定状态，所以CP=1的持续时间应大于2tpd（基本触发器翻转延迟时间），且在此期间内J、K信号要保持稳定。 　　(2) 在CP下降沿到达之后，为保证触发器可靠翻转，CP=0的持续时间也应大于2tpd。 　　(3) 触发器最高工作频率为 　　４．工作波形 RD K CP SD J 图5-4-7 下降沿触发的J-K触发器工作波形 Q 5.4.3　CMOS传输门构成的边沿触发器 TG1 TG2 1 ≥1 ≥1 Q Q CP D CP 图5-4-8 CMOS传输门基本触发器 　　１．CMOS传输门构成的基本触发器 　　CP=0、CP=1时，TG1导通，TG2关断，触发器接收输入信号D，使Q=D。 　　CP=1、CP=0时，TG1关断，TG2导通，触发器状态保持不变，将CP=0时接收到的信号存储起来。 　　可见，该触发器与钟控D触发器功能完全一致，属于电位触发方式，CP为低电平有效。 　　２．CMOS传输门构成的D边沿触发器 TG1 ≥1 Q D 图5-4-9 CMOS传输门构成的D触发器 TG3 TG2 ≥1 ≥1 TG4 ≥1 1 Q 1 Q CP CP CP CP CP CP CP CP G1 SD RD G2 G3 G4 Q Q主 Q主 1 1