布局布线zy剖析.pptVIP

后端流程 自动布局布线是将门级网表（netlist）转换成版图（layout），并对各个电路单元确定其几何形状、大小及位置，同时要确定单元之间的连接关系。 方法有两种，一种是手工画版图实现，另一种是用自动布局布线工具实现（Auto Place and Route，APR） VLSI设计的自动布局、布线必须借助EDA工具完成。 目前业界广泛使用的APR(Auto Place And Route)工具有： Synopsys公司的ICC Cadence公司的Encounter 自动布局布线工具——ICC介绍 Astro是Synopsys公司开发的一种基于标准单元的版图自动生成工具，通过调用标准单元库中的门单元进行布局布线完成版图设计，其前身是Avanti公司（2002年被Synopsys公司收购）的Apollo。 2007年以后改名叫ICC. 自动布局布线流程 1、数据准备：1. netlist 2. Timing constraint 3. library file 2、整体布局，规定了芯片的大致面积和管脚位置以及宏单元位置等粗略的信息； 3、读入时序约束文件，设置好timing setup菜单，为后面进行时序驱动的布局布线做准备； 4、详细布局，力求使后面布线能顺利满足布线布通率100%的要求和时序的要求； 自动布局布线流程 5、时钟树综合，为了降低clock skew而产生由许多buffer单元组成的“时钟树”； 6、布线，先对电源线和时钟信号布线，然后对信号线布线，目标是最大程度地满足时序； 7、为满足design rule从而foundry能成功制造出该芯片而做的修补工作，如填充一些dummy等。 网表(netlist): 布局布线用网表文件一般由Design Compiler生成的，以标准逻辑单元表示的逻辑网络（EDIF网表） 参考库 参考库包括标准单元（STD）库、输入输出单元（I/O）库和IP库。前两种由Foundary提供，IP库可以由Foundary提供，也可以用户自己建立。 在某些项目中，可能需要用户自定义RAM IP模块，此时就会涉及到使用Memory Compiler产生GDSII文件，以建立IP库以作为参考库代入Astro设计流程。 标准逻辑单元库（STD） 标准逻辑单元库的库单元种类繁多，形式多样，以满足不同阶段的ASIC设计的需求 由EDA/Foundary厂商合作提供；如：Artisan Components的TSMC0.25um CMOS标准单元库和输入/输出单元库) 数据输入步骤： 1、创建库，库的名称最好就是前端输入的网表文件的名称，如H053A，需要提供技术文件，如smic18_6lm.tf，注意把大小写设置为敏感； 命令是cmCreateLib 2、添加参考库，主要包括foundry提供的（也可能是第三家公司帮忙foundry做的库，如Artisan的库）标准单元库和IO库，以及前端定制的宏单元库，如cache，RAM，ROM，PLL等；添加完毕之后显示参考库以确认； 命令是cmRefLib和cmShowRefLib 数据输入步骤： 3、读入前端网表，注意拿到网表后往里面手动添加电源PAD和CORNER单元，读入的应该是经过这步添加的网表； 命令是auVerilogIn 4、展开网表，因为一般读入的是层次化的网表，需要flatten； 命令是cmCmdExpand 5、打开第一步创建的库并且新创建一个CELL，名字也最好是跟网表文件名称一致；命令是geOpenLib和geCreateCell 数据输入步骤： 6、绑定，就是把展开的网表绑定到刚创建的CELL中，这样，这个CELL就包含了网表中的所有元件； 命令是axgBindNetlist 7、保存网表的层次化信息到Astro的数据库中；这样布局布线结束后能输出层次化的网表进行后仿。注意，要先initial hierarchy preservation，然后mark module instances preserved； 8、保存CELL，并另存一份备份。命令是 (dbSaveCell (geGetEditCell)) 和geSaveA 布局规划 Floorplan在整个流程中处于十分重要的地位，Floorplan不单指Astro中的axgPlanner命令，还包括macro的位置，电源布线设计（Power plan）。因为Floorplan一旦确定，则整个芯片的面积就已经确定了。Floorplan的质量也与整个设计的timing和布通率有着密切的关系。流程中的反复主要发生在这一步中，如果开始就规划得比较好，则随后通过一遍流程就布通的几率就比较高；反之，很可能