计算机组成原理多层次的存储器课题.ppt

* 注意： 1、如果计算机中可编址的最小单位是字存储单元，则该计算机称为按字寻址的计算机。如是计算机中可编址的最小单位是字节，则该计算机称为按字节寻址的计算机。一个机器字可以包含数个字节，所以一个存储单元也可包含数个能够单独编址的字节地址。 2、 存储体——通常把各个字的同一位集成在一个芯片（32K×1）中，32K位排成256×128的矩阵。8个片子就可以构成32KB 注意，输入缓冲器与输出缓冲器总是互锁的 当CPU从一个存储体或阵列访问数据时，另一个已准备好读写数据了。 通过两个存储阵列的紧密切换，读取效率能得到成倍的提高。 优　点:可以根据用户需要编程 缺　点:只能一次性改写 EPROM的型号是以27开头的，如27C020(8×256K)是一片2M Bits容量的EPROM芯片。EPROM芯片有一个很明显的特征，在其正面的陶瓷封装上，开有一个玻璃窗口，透过该窗口，可以看到其内部的集成电路，紫外线透过该孔照射内部芯片就可以擦除其内的数据，完成芯片擦除的操作要用到EPROM擦除器。这一类芯片特别容易识别，其封装中包含有“石英玻璃窗”，一个编程后的EPROM芯片的“石英玻璃窗”一般使用黑色不干胶纸盖住， 以防止遭到阳光直射 高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存 LV5R——左地址有效先于右地址50ns；LL5R——CEL变低先于CER50ns RV5L——右地址有效先于左地址50ns；RL5L——CER变低先于CEL50ns Same——左右地址均在50ns内匹配；LW5R——CEL和CER均在50ns内变低 交叉存储器的模块数必须大于或等于m，以保证启动某模块后经mτ时间再次启动该模块时，它的上次存取操作已经完成 主存容量配置几百MB的情况下，cache的典型值是几百KB 我们追求的目标是，以较小的硬件代价使cache/主存系统的平均访问时间ta越接近tc越好 写一次法 　　写命中与写未命中的处理方法与写回法基本相同，只是第一次写命中时要同时写入主存。这是因为第一次写cache时，CPU要在总线上启动一个存储写周期，其他cache监听到此主存块地址及写信号后，即可拷贝该块或及时作废，以便于维护系统全部cache的一致性 系统总线还用于访问I/O资源； 不同于所有先前Pentium模式和大多数处理器所采用的结构，Pentium 4的指令cache位于指令译码逻辑和执行部件之间。其设计理念是：Pentium 4将机器指令译成由微指令组成的简单RISC类指令，而使用简单定长的微指令可允许采用超标量流水线和调度技术，从而增强机器的性能 写操作策略——使cache内容和主存内容保持一致?????????????????????? 1 写回法 ——CPU写cache命中时，只修改cache的内容；写cache未命中也不写主存，拷入后只写cache，只有当此行被换出时才写回主存 　减少了访问主存的次数，但存在不一致性隐患 　实现方法：每个cache行配置一个修改位，反映是否被修改过 3.6.4 Cache的写操作策略 写回法 全写法 写一次法 常用的写操作策略 2 全写法 ——写cache命中时，cache与主存同时修改；写cache未命中则直接写主存，修改主存后的处理方法——WTWA、WTNWA 优点：较好地维护了cache与主存内容的一致性；cache中每行无需设置修改位及相应的判断逻辑 缺点：降低了cache的功效 3 写一次法 ——与写回法的不同，仅在于第一次写命中时要同时写入主存 奔腾的片内数据cache就是采用写一次法 3.6.5 Pentium 4的Cache组织 Pentium 4的Cache布局图 说明 主要组成部分： 取指/译码单元：顺序从L2cache中取程序指令，译成一系列微指令，并存入L1指令cache中 乱序执行逻辑：依据数据相关性和资源可用性，调度微指令的执行(可按不同于所取机器指令流的顺序) 执行单元：执行微指令，从L1数据cache中取所需数据，并在寄存器组中暂存运算结果 存储器子系统：包括L2cache、L3cache和系统总线；当cache未命中时，使用系统总线访问主存 Pentium 4的指令cache位于指令译码逻辑和执行部件之间 Pentium 4的Cache组织 返回图示 3.6.6 使用多级Cache减少缺失损失(二级cache) 例10 某处理器，基本CPI为1.0，时钟频率5GHz。设访问一次主存的时间为100ns，其中包括所有的缺失处理。设平均每条指令在第一级cache中所产生的缺失率为2%。如果增加一个二级cache，命中或缺失的访问时间都是5ns，而且容量大到可使必须访问主存的缺失率减为0.5%，问