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课堂练习 P218页 4.1.3 4.1.5 本节习题:4.1.4 * PLD中的三种与、或阵列 与阵列、或阵列 均可编程 PLA 与阵列固定,或阵 列可编程 PROM 与阵列可编程,或阵列固定 PAL和GAL等 ●按PLD中的与、或阵列是否编程分 * 4.5.2 组合逻辑电路的 PLD 实现 例4.5.1:由PLA构成的逻辑电路如图所示,试写出该电路的逻辑表达式,并确定其逻辑功能。 写出该电路的逻辑表达式: * ABC AB AC BC 全加器 ABC ABC ABC * 2. 可编程阵列逻辑PAL 或阵列(固定) 与阵列(可编程) * 例4.5.2 试写出该电路的逻辑表达式。 * 基本组合逻辑电路 组合逻辑电路分析 组合逻辑电路设计 组合电路的竞争和冒险 竞争和冒险现象 消除竞争与冒险的方法 中规模组合逻辑器件: 编码器、译码器、数据选择器、数值比较器、加法器和算术逻辑运算单元等 应用组合逻辑器件进行组合逻辑电路的设计 可编程逻辑器件(PLD) 本章小结 * 本章小结 应用组合逻辑器件设计电路时,原理和步骤和用门电路基本一致,也有区别: 对逻辑表达式的变换与化简应尽可能与组合逻辑器件的形式一致,而不是尽量化简。 设计时应考虑充分利用器件本身的功能。在满足设计要求的前提下,尽量选用简单的器件,器件数也尽可能少。 如果只需要一个组合器件就可以满足要求,则对有关使能、扩展等输入端做相应处理。若不满足,则需要对组合器件进行扩展。 * 图中看出,谐波次数越高,幅值分量越小,对原波形的贡献越小,所以在一定条件下可忽略高次谐波。 * 此处说明电压电流等为什麽用相量形式. * 等效电路由三个基本元件构成 * * 图中看出,谐波次数越高,幅值分量越小,对原波形的贡献越小,所以在一定条件下可忽略高次谐波。 * 等效电路由三个基本元件构成 * 此处说明电压电流等为什麽用相量形式. * 放大电路存在电抗元件,如电容、电感。因此输入信号的频率不同,电路的输出响应也不同。 * 图中看出,谐波次数越高,幅值分量越小,对原波形的贡献越小,所以在一定条件下可忽略高次谐波。 * 此处说明电压电流等为什麽用相量形式. * 等效电路由三个基本元件构成 * 放大电路存在电抗元件,如电容、电感。因此输入信号的频率不同,电路的输出响应也不同。 * 4.4.5 算术运算电路 ●在两个1位二进制数相加时,不考虑低位来的进位的相加--半加 ●在两个二进制数相加时,考虑低位进位的相加---全加 加法器分为半加器和全加器两种。 半加器 全加器 1.半加器和全加器 两个4位二进制数相加: * (1)半加器 不考虑低位进位,将两个1位二进制数A、B相加的器件。 半加器的真值表 逻辑表达式 1 0 0 0 C 0 1 1 1 1 0 1 0 1 0 0 0 S B A 半加器的真值表 B A B A S + 如用与非门实现最少要几个门? C AB 逻辑图 * (2)全加器 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加,并根据求和结果给出该位的进位信号。 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Co S Ci B A * 全加器的逻辑表达式为 * 加法器的应用 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 全加器真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 C S C B A ABC有奇数个1时,S为1; ABC有偶数个1或全为0时,S为0。 -----用全加器组成三位二进制代码 奇偶校验器 用全加器组成八位二进制代码 奇偶校验器,电路应如何连接? * 1 串行进位加法器 如何用1位全加器实现两个四位二进制数相加? A3 A2 A1 A0 + B3 B2 B1 B0 ? 低位的进位信号送给邻近高位作为输入信号,采用串行进位加法器运算速度不高。 2.多位数加法器 C3 CO CI CO CI CO CI CO CI 0 * 定义两个中间变量Gi和Pi : Gi AiBi 提高运算速度的基本思想:设计进位信号产生电路,在输入每位的加数和被加数时,同时获得该位全加的进位信号,而无需等待最低位的进位信号。 定义第i 位的进位信号(Ci ): Ci Gi+Pi Ci-1 2 集成4位超前进位加法器74HC283 * 4位全加器进位信号的产生: C0 G0+P0 C-1 C1 G1+P1 C0 C1 G1+P1 G0+ P1P0 C-1 C2 G2+P2 C1 C2 G2+P2 G1+ P2 P1
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