Synopsys综合工具DesignCompiler（DC）-Read.docVIP

Synopsys 综合工具Design Compiler（DC）简介 一.约束的基本概念： 约束就是对用户的设计中可度量的电路参数（如时序、面积以及电容等）进行声明。没有约束，工具（本文为DC）就不能有效地优化电路，以满足要求。 当DC对设计进行优化时，使用了两类约束： 设计规则约束（Design Rule Constraints， DRC）：此类约束是工具固有的，由工艺库（technology library）来定义。此类约束是设计功能正确的必要条件，通过库应用于所有设计上。当然，你可以将它们定义的更紧。 优化约束（Optimization Constraints）：它们是由用户定义的，前提是可实现的。 用户在使用DC时，可以通过命令行或编写约束文件（.scr）来定义约束。下图给出DC主要的DRC及优化约束，以及相关的DC命令（dc_shell接口命令）。 DRC： 最大转换时间（Max Transition Time）：对于一条连线（net）来说，是其驱动pin逻辑值转化的最长时间。 最大扇出（Max Fanout）：对于驱动pin来讲。 最大/最小电容（Max/Min Capacitance）：用来控制连线的电容值。 器件退化（Cell Degradation）：某些工艺库包括器件退化表，它列举了某一器件可驱动的最大电容，是该器件输入pin最大转换时间的函数。 优化约束： 时