CPLDFPGA设计实践概论.pptVIP

第7章 CPLDFPGA设计实践(1); 常用的组合单元电路主要有译码器、 编码器、 数据选择器、 减法器、 加法器等, 前面我们已经举过许多例子, 这里再做一些补充和总结。;基本门电路VHDL描述;1、模型 布尔代数模型 VHDL描述 b= not a 2、程序设计 首先确定实体（一个输入信号，一个输出信号） 然后确定结构体 由于简单可直接写出VHDL文件;非门电路建模;3、仿真验证 步骤： ①综合编译源文件 ②波形验证 ③分析功能的正确性;LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY GATE IS PORT (A，B ： IN STD_LOGIC； YAND,YOR ：OUT STD_LOGIC； YNAND,YNOR ：OUT STD_LOGIC ； YNOT,YXOR ：OUT STD_LOGIC)； END ENTITY GATE；;ARCHITECTURE ART OF GATE IS BEGIN YAND=A AND B； --与门输出 YOR=A OR B； --或门输出 YNAND=A NAND B；--与非门输出 YNOR=A NOR B； --或非门输出 YNOT=A NOT B； --反相器输出 YXOR=A XOR B； --异或门输出 END ARCHITECTURE ART；;[例7.3] 半加器的建模;architecture behv of h_adder is begin so=a xor b; co=a and b; end;;[例7.4] 全加器的建模;architecture behav of f_adder is component h_adder port(a,b:in std_logic; so,co:out std_logic); end component; signal x,y,z:std_logic; begin u1: h_adder port map(a,b,so=y,co=x); u2: h_adder port map(cin,y,so=so,co=z); co=x or z; end;;下面我们分别以四种方法描述一个3-8线译码器。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY DECODER IS PORT(INP：IN STD_LOGIC_VECTOR(2 DOWNTO 0)； OUTP：OUT STD_LOGIC_VECTOR (7 DOWNTO 0))； END ENTITY DECODER；; 方法1：使用SLL逻辑运算符 ARCHITECTURE ART1 OF DECODER IS BEGIN OUTPSLL (CONV_INTEGER(INP))； END ARCHITECTURE ART1；;方法2：使用PROCESS语句 ARCHITECTURE ART2 OF DECODER IS BEGIN PROCESS(INP) IS VARIABLE S :STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN S:=(OTHERS=0); S(CONV_INTEGER(INP)):=1; OUTP=S; END PROCESS; END ARCHITECTURE ART2;;方法3：使用WHEN－ELSE语句 ARCHITECTURE ART3 OF DECODER IS BEGIN OUTP(0)=‘1’ WHEN INP=000 ELSE 0； OUTP(1)=‘1’ WHEN INP=001 ELSE 0； OUTP(2)=‘1’ WHEN INP=“010” ELSE “0”； OUTP(3)=‘1’ WHEN INP=011 ELSE 0； OUTP(4)=‘1’ WHEN INP=100 ELSE 0； OUTP(5)=‘1’ WHEN INP=101 ELSE 0；