数字秒表设计概论.ppt

题目：数字秒表的设计; 1．设计思路 今需设计一个计时范围为0.01秒～1小时的秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100 s的计时脉冲。其次，除了对每一计数器需设置清零信号输入外，还需在6个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起停控制开关。因此秒表可由1个分频器、4个十进制计数器 (1/100秒、1/10秒、1秒、1分)以及2个六进制计数器(10秒、10分)组成。6个计数器中的每一计数器的4位输出，通过外设的BCD译码器输出显示。6个4位二进制计数输出的最小显示值分别为：DOUT[3..0]1/100秒、DOUT[7..4]1/10秒、DOUT[11..8]1秒、DOUT[15..12]10秒、DOUT[19..16]1分、DOUT[23..20]10分。;;2. VHDL源程序实例仅限参考 1) 3 MHz→100 Hz分频器的源程序CLKGEN.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY CLKGEN IS PORT (CLK：IN STD_LOGIC； --3 MHz信号输入 NEWCLK：OUT STD_LOGIC )； --100 Hz计时时钟信号输出 END CLKGEN； A