集成电路设计基础期末考试复习题解读.docVIP

全部复习题均可在教材上找到参考答案！！！ 摩尔定律的内容：单位面积芯片上所能容纳的器件数量，每12-18个月翻一番。 摩尔定律得以保持的途径：特征尺寸不断缩小、增大芯片面积及单元结构的改进。 图形的加工是通过光刻和刻蚀工艺完成的。 在场区中，防止出现寄生沟道的措施：足够厚的场氧化层、场区注硼、合理的版图。 形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。 实际的多路器和逆多路器中输入和输出一般是多位信息，如果对m个n位数据进行选择，则需要n位m选一多路器。 在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。 版图设计规则可以用两种形式给出：微米规则和λ规则。 常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是开发多晶硅技术。 要实现四选一多路器，应该用2位二进制变量组成4个控制信号，控制4个数据的选择。 摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献：特征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。 缩小特征尺寸的目的：使集成电路继续遵循摩尔定律提高集成密度；提高集成度可以使电子设备体积更小、速度更高、功耗更低；降低单位功能电路的成本，提高产品的性能/价格比，使产品更具竞争力。 N阱CMOS主要工艺步骤：衬底硅片的选择→制作n阱→场区氧化→制作硅栅→形成源、漏区→形成金属互连线。 解决双极型晶体管纵向按比例缩小问题的最佳方案之一，就是采用多晶硅发射极结构，避免发射区离子注入对硅表面的损伤。 n输入与非门设计考虑，根据直流特性设计：Kr=KN/KP=n3/2；根据瞬态特性设计：Kr=KN/KP=n。n输入或非门设计考虑，根据直流特性设计：Kr=KN/KP=n-3/2；根据瞬态特性设计：Kr= Kr=KN/KP=1/n. CE等比例缩小定律要求器件的所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬底掺杂浓度增大K倍；电源电压下降K倍。CV等比例缩小定律要求器件的所有几何尺寸都缩小K倍；电源电压保持不变；衬底掺杂浓度增大αK倍，以便使内部的耗尽层宽度和外部尺寸一起缩小。QCE等比例缩小定律要求器件尺寸K倍缩小，电源电压减小α/K倍（1＜α＜K），衬底掺杂浓度增大αK倍，使耗尽层宽度和器件尺寸一样缩小。 正胶在曝光时被光照的光刻胶发生分解反应，在显影时很容易被去掉。 先进的双极晶体管结构的三个基本特征：自对准工艺、多晶硅发射极技术和深槽隔离技术。 存储器的总体结构包括：存储单元阵列、译码器、输入/输出缓冲器、时钟和控制电路。 要使电路正常工作，时钟信号为低电平的时间必须大于电路的上升时间。 制作硅栅具体步骤：生长缓冲层、沟道区注入、离子注入、CVD工艺淀积多晶硅、多晶硅掺杂、光刻和刻蚀形成多晶硅栅的图形。 BiCMOS技术的特点? MOS存储器主要分为哪两大类? 随机存取存储器RAM的可分为：动态随机存取存储器和静态随机存取存储器。 如果构成CMOS反相器的NMOS和PMOS管参数不对称，则反相器的直流电压传输特性曲线将发生变化。在VTN=-VTP的情况下，如果Kr=1，则Vit=0.5VDD；如果Kr＞1，则Kr=KN/KP=1/n。 常用掺杂方法：扩散和离子注入。 PN结隔离SBC结构工艺流程：衬底材料制备→埋层的形成→N型外延层的形成→隔离区的形成→晶体管基区的形成→晶体管发射区和引线孔的形成→金属化的形成。 集成电路的加工过程的三种基本操作：形成某种材料的薄膜；在各种材料的薄膜上形成需要的图形；通过掺杂改变材料的电阻率或杂质类型。 NMOS晶体管可分为两种类型：增强型NMOS和耗尽型NMOS。 N+埋层的两个作用：减小晶体管集电区串联电阻和减弱寄生PNP管效应。 输入缓冲器两方面作用：作为电平转换的接口电路和改善输入信号的驱动能力。 在门电路中，要使速度不退化，则串联管子的导电因子要增大n倍,获得最佳性能的设计是：KNeff=KPeff。 形成材料薄膜的方法：化学汽相淀积（CVD）、 物理汽相淀积（PVD）和低功耗方法。 版图设计规则给出了三种尺寸限制： 、同一层次图形之间的最小间距、不同层次图形之间的对准容差，或叫套刻间距。 形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。 在驱动很大的负载电容时，需要设计合理的输出缓冲器，需满足：提供所驱动负载需要的电流、使缓冲器的 最小。 为了保证电路能正常工作，一般对电路的输入逻辑电平有一个允许的变化范围，在这个输入电平的变化范围内，可以保证输出逻辑电平正确。允许的输入电平变化范围就是电路的 逻辑摆幅 。 QCE等比例缩小定律要求电源电压减小α/K倍（1＜α＜K），在选择α时可以根据实际应用需要分为高性