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第7章 信号完整性分析 ;7.1 信号完整性分析概述; 一、Protel Signal Integrity 的特性 1）设置简便——就像在PCB编辑器中定义设计规则一样定义 设计参数(阻抗、上冲、下冲、斜率等)。 2）通过运行DRC，快速定位不符合设计需求的网络。 3）无需特殊经验要求，从PCB中直接进行信号完整性分析。 4）提供快速的反射和串扰分析。 5）利用I／O缓冲器宏模型，无需额外的SPICE或模拟仿真知 识。 6）完整性分析结果采用示波器形式显示。 7）成熟的传输线特性计算和并发仿真算法。 8）用电阻和电容的参数值对不同的终止策略进行假设分析，并 可对逻辑系列快速替换。; 二、Protel Signal Integrity中的I／O缓冲器模型 1）宏模型逼近使仿真更快更精确。 2）提供IC模型库，包括校验模型。 3）模型同INCASESEMC—WORKBENCH兼容。 4）自动模型连接。 5）支持I／O缓冲器模型的IBIS 2工业标准子集。 6）利用完整性宏模型编辑器可容易、快速地自定义 模型。 7）引用数据手册或测量值。;7.2 信号完整性分析规则设置 打开图7-1所示为Protel 99 SE软件所带的例子Z80 Processor Board.PCB，说明信号完整性分析规则设置如下：; 执行菜单命令“Design\Rules”，如图7-2所示。也可在PCB设计窗口单击右键弹出的快捷菜单中选择执行“Rules…”命令。即可弹出信号完整性分析规则对话框，如图7-3所示。; (10) 蒙特卡罗分析。集成的蒙特卡罗分析仿真了数百个电路，每个电路包含可选分布的几类参量，可以让用户评估电路的可靠性，提高电路设计的效果。 (11) 可由数据表建立优化模型。如果用户在元件库中无法到所需要的元件，可以使用“模板”工具——优化器件的建立工具“模板”可由数据表或特性曲线产生优化的元件模板。 (12) 传输线。MC5的元件模板中加入了传输线，这一模板结合了SPICE 3中的传输线，它支持R，L，C，G及其他电气参数。 ; 一、飞行时间的下降边沿（Flight Time-Falling Edge） 飞行时间是相互连接的结构的输入信号延迟时间，如图7-4所示。它是实际的输入电压到门限电压之间的时间，小于这个时间将驱动一个与电路输出直接相连的基准负载。; 单击图7-3中的“Add”按钮，弹出“Flight Time-Falling（飞行时间的下降边沿）”对话框，如图7-5所示。 在该对话框的左边是Rule scope栏，定义此规则的适用范围。单击Filter kind选项框右边的下拉箭头，出现如图7-6所示的3个可选项：Whole Board 整个PCB板；Net Class 网络类；Net 单一网络。 在图7-5所示对话框的右边是Rule Attributes栏，用于设置下降边沿的最大允许飞行时间，单位为s。注意同一对象不同设计规则设置时，以最短飞行时间为准。; ; 二、飞行时间的上升边沿（Flight Time-Rising Edge） 上升边沿的最大允许飞行时间，示意图如图7-7所示。 在图7-3中选择第2 项，即“Flight Time-Rising Edge”项，单击“Add”按钮，弹出“Flight Time- Rising（飞行时间的上升边沿）”对话框，如图7-8所示。 该对话框的设置方法以最短飞行时间为准。; 三、阻抗限制（Impedance Constraint） 该条规则定义了所允许的电阻的最大和最小值。在图7-3中选择第3 项，即Impedance Constraint项，单击“Add”按钮，弹出“Impedance Constraint（阻抗限制）”对话框，如图7-9所示。; 四、信号下降边沿过冲值(0vershoot-Falling Edge) 该规则定义信号下降沿允许的最大过冲值。信号下降沿的过冲值示意图如图7-10所