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TOC \o 1-3 \h \z \u HYPERLINK \l _Toc7033 1 课程设计的目的及要求 PAGEREF _Toc7033 1
HYPERLINK \l _Toc31555 1.1课程设计的目的 PAGEREF _Toc31555 1
HYPERLINK \l _Toc32398 1.2课程设计的要求 PAGEREF _Toc32398 1
HYPERLINK \l _Toc3428 2 设计一个六进制同步加法计数器（无效状态是：010、110） PAGEREF _Toc3428 1
HYPERLINK \l _Toc21678 2.1基本原理 PAGEREF _Toc21678 1
HYPERLINK \l _Toc10653 2.2设计过程 PAGEREF _Toc10653 1
HYPERLINK \l _Toc22489 3 串行序列发生器的设计（检测序列010011） PAGEREF _Toc22489 5
HYPERLINK \l _Toc32184 3.1设计原理 PAGEREF _Toc32184 5
HYPERLINK \l _Toc4951 3.2设计过程 PAGEREF _Toc4951 5
HYPERLINK \l _Toc12790 4 集成18进制加法计数器并显示 PAGEREF _Toc12790 10
HYPERLINK \l _Toc6162 4.1设计原理 PAGEREF _Toc6162 10
HYPERLINK \l _Toc16005 4.2设计过程 PAGEREF _Toc16005 12
HYPERLINK \l _Toc9414 5设计总结 PAGEREF _Toc9414 13
HYPERLINK \l _Toc31084 6参考文献 PAGEREF _Toc31084 13
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1 课程设计的目的及要求
1.1课程设计的目的
（1）了解同步计数器及串行序列信号发生器工作原理，会用分立的和集成的芯片设计并调试电路。
（2）锻炼同学们的动手能力，通过理论与实际的联系增强同学们对理论知识的理解。
1.2课程设计的要求
（1）掌握计数器电路的分析，设计及应用，可以用相应的实物芯片在实验箱上设计出简单地计数器电路。
（2）掌握序列信号发生器的分析，设计方法及应用。
（3）掌握用集成芯片设计N位计数器的方法。
2 设计一个六进制同步加法计数器（无效状态是：010、110）
2.1基本原理
广义的讲，一切可以完成计数工作的器物都是计数器。在数字电子技术中，计数器是用来统计输入脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，多个触发器共用同一个时钟信号。时钟信号是计数脉冲信号的输入端。
2.2设计过程
设计过程如下：
图2.2.1
（1） 根据要求状态图如下：
000 001 011 100 101
111
图2.2.2 状态转移图
排列：
（2） 选择触发器、求时钟方程、输出方程、状态方程：
1）选择触发器：
在所有触发器中J、K触发器功能齐全、使用灵活。在此选用J、K触发器（实验连接实物时用两个74LS112芯片）。
2）求时钟方程：
采用同步时钟，所以取：
3）求输出方程：
A．确定约束项：
由所给计数要求可得，无效状态为000、100 。对应的最小项、为约束项。
B．求状态方程：
根据状态图，由现态及对应的次态列出关于次态卡诺图如下：
00 01 11 10
0010
0111001011
111000图2.2.3 集合卡诺图
上图为全部次态卡诺图，要求状态方程必须要分别列出对应的次态的卡诺图。根据卡诺图进行化简求出相应的次态表达式，并且还要化成
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