FBGA上机实验报告 李辉光.docVIP

PAGE  PAGE 38 FPGA课程设计报告 专 业：10级电子信息工程 班 级：1班 姓 名：李辉光 学 号：100102011112 指导老师：祝 宏 制作日期：11.21~12.11 目录 实验一：100进制加减计数器 3 实验二：交通灯 12 实验三：多功能数字钟 20 结语 35 附录 36 设计课题1：设计一个可控的100进制可逆计数器，要求用DE2-115开发板下载。 计数器的时钟输入信号周期为200ns。 以十进制形式显示。 有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clrplusminus功能0××复位???0110递增计数101递减计数111暂停计数 设计步骤 第一步：参考书中的60进制计数器设计出100进制的加法计数器，用时30分钟； 第二步：仿照100进制的加法可以设计出100进制的减法计数器，用时45分钟； 第三步：将两段程序拼凑起来，利用两个控制端控制加减和暂停功能，用时15分钟。 关键词 可逆；暂停；循环计数。 内容摘要 计数器具有复位、增减计数和暂停功能，可循环计数，可用作平时的计数器用。 设计100进制加法计数器 设计100进制减法计数器 总体方案 将两端程序拼凑起来 利用使能端以便实现不同的功能 顶层逻辑电路图 上图为100进制可逆计数器的封装图，sw[0]控制计数脉冲的频率大小，sw[1]控制清零端，sw[2]和sw[3]为两个控制端plus和minus，hex1和hex0分别显示100进制的十位和个位。 底层功能模块设计 100进制可逆加减的程序代码： module count100(qout,//输出的数字 cout,//进位 data,//置位数字 load,//置位端 clr,//清零端 clk,//时钟脉冲 plus,//控制端 minus//控制端 ); input load,clk,clr,plus,minus;input[7:0] data;//输入 output [7:0] qout; reg[7:0] qout;output cout;//输出 always @(posedge clk)//脉冲 begin if(!clr) qout=0;//如果清零端为0，将输出清零 else if(load) qout=data;//如果置数端为1，将置数端数字给输出 else if(plus!minusqout[3:0]==9qout[7:4]==9) qout=0;//当plus为1且minus为0时如果计数到99时回到00 else if(plus!minus) //plus为1，minus为0，递增计数 begin if(qout[3:0]==9) begin qout[3:0]=0; if(qout[7:4]==9) qout[7:4]=0; else qout[7:4]=qout[7:4]+1; end else qout[3:0]=qout[3:0]+1; end else if(!plusminus) //plus为0，minus为1，递减计数 begin if(qout[3:0]==0) begin qout[3:0]=9; if (qout[7:4]==0) qout[7:4]=9; else qout[7:4]=qout[7:4]-1; end else qout[3:0]=qout[3:0]-1; end else if(plusminus) // qout=qout;//plus为1，minus为1，暂停计数 else qout=0;