第二章(逻辑电路)精编.ppt

第2章;主要内容;2.1 基本逻辑门和常用逻辑门;MOS晶体管;半导体分为 二极管 MOS晶体管（三极管中的一种） N沟道MOS晶体管 P沟道MOS晶体管 N--MOS晶体管的符号如下;;在数字电路中，MOS管相当于一个开关，可控信号是VG。如NMOS管，当VGSVH时NMOS管导通。;基本逻辑门;非门(NOT);目前的集成电路以CMOS电路为主。 CMOS的优点 功耗小 从输入信号发生变化到输出信号变化的延迟时间小，因而速度快。 非门的波形图如下。;二输入与门与或门;二输入与非门和或非门;二输入与非门电路图;逻辑功能的表示和等效电路;真值表和逻辑表达式的对应关系;二输入异或门和同或门;缓冲器 缓冲器只能简单地把输入信号传送到输出器。主要用于当某个信号所驱动的负载特别大时能给出较大的电流，或为了避免延迟时间过长。 三态门电路 三态门电路图和真值表如下:; 三态门电路是一种构建计算机总线接口的理???电路，具有信号驱动能力强、传输速度快的特性，又有集电极开路电路的输出可以“线与”的优点。 用于实现从多个数据输入中选择其一的场合。;2.2 t Verilog HDL实现基本的逻辑;Using C function code;Verilog HDL code;;;Testbench code;2.3 逻辑门的CMOS晶体管实现以及晶体管的Verilog HDL;2.4 四种风格的Verilog HDL描述;测试代码;2.4.2 逻辑门级的Verilog HDL;模块代码;2.4.3 数据流风格的Verilog HDL;模块代码;2.4.4 功能描述风格的Verilog HDL;Always_if_else;Always_case;function;逻辑电路的分类;从器件的集成度和功能区分： 低集成度的、只提供专用功能的器件。 加法器和算术逻辑单元 译码器和编码器 数据选择器 触发器和寄存器、计数器 高集成度的、现场可编程的通用功能电路(阵列逻辑电路) 存储器芯片 RAM 和 ROM 通用阵列逻辑 GAL 复杂的可编程逻辑器件 CPLD: MACH器件 现场可编程门阵列 FPGA 器件;2.5 常用的组合电路及其设计;半加器可用反相门及与或非门来实现，也可用异或门来实现。 ;2.5.2 全加器;全加器逻辑图;2.5. 3 加法器;串行进位的并行加法器 并行加法是指全字长的两个相加数同时相加，一步就能完成运算的加法。 完成并行加法的加法器称为并行加法器。 两个n位数相加，如果考虑符号，并行加法器由n+1个全加器构成。 特点是把n+1个全加器的进位输入与进位输出首尾连接起来。 缺点是速度受进位的影响，进位数越多，速度越慢。;;Adder code;Adder testbench code;2.5.4 译码器;二输入四输出译码器的逻辑图;encoder code;Encoder testbench code;使能端的应用举例;2.5.5 数据(多路)选择器;“双四通道选一”数据选择器的逻辑图和功能表;Data selector code;Data selector testbench code;P40 多路选择器代码;Test Code ;2.6 时序电路;　当把两个输入 s 和 r 变为一个d的互补输入后，可以通过控制信号 c 完成该触发器的写入操作，在 c=1时，Q将随D而变化。;2.6.2 D锁存器;D锁存器代码;2.6.3 D 型触发器;　　　D 型触发器又被称为延时触发器，常用于构建寄存器，移位寄存器，计数器等部件。 　　　输入信号 /S 和/R用于触发器的清 0 和置 1操作。;D Trigger Truth Table;边沿触发的D触发器;当reset=1且Clock发生正跳变时，触发器将输入信号D的值保存下来并送到输出端Q。触发器保持这个状态不变化，直到下一次reset和clock发生变化。 根据reset和clock信号的关系，D触发器分为： 带同步清零的边沿触发D触发器----在时钟上升沿处检查清零信号是否有效。 带异步清零的边沿触发D触发器----清零端与时钟无关，只要有效就清零。;D Trigger Truth Table ;异步清零D_trigger code;D_trigger testbench code;由于clock是周期性信号，如果希望在某个时钟来到时寄存器不接受数据，就需要再加一层控制即使能控制。 使用带使能控制和异步清零的D触发器构成的16位寄存器，如下图。;使能信号enable控制寄存器是否接受数据。 enable=0，寄存器不接受数据。 enable=1，寄存器在clock正跳变且reset=1时接受数据。 带使能控制和异步清零的16位寄存器的代码如下。;Regist