第6章存储器系统精编.ppt

第6章 存储器系统;概述 读写存储器RAM 只读存储器ROM 高速缓冲存储器 存储器的结构及扩展 辅助存储器;5.1概述;对存储器的基本操作有两种: 读―指从内存中取出信息，但不破坏原有存储单元中的内容。 写―指将信息存入存储单元中，用现有入的信息替代原有的内容。;1、存储器系统的分类;半导体存储器;CPU;3. 内存储器的结构;每个存储体都是由若干个存储单元组成的，存储单元组成存储矩阵，如下所示。;;b)数据在内存中的表示; 每个计算机内存单元只能存储一个字节，对于大于8bit的数据如何在内存中存放呢？;4、半导体存储器系统的性能指标; 通常计算机系统主存储器的最大容量却决于计算机的体系结构和指令的寻址方式。以8086系统为例，其CPU的地址总线条数为20条，所能寻址的最大内存单元个数为1MB，故主存储器理论容量的最大值取决于CPU的地址总线条数。 ;(2)存储速度;(3)可靠性;5.2随机读写存储器RAM;特点;1、静态随机存储器SRAM (Static RAM);T1，T2是工作管 T3，T4是负载管 T5，T6， T7，T8，是控制管;SRAM的特点;典型SRAM芯片;2、动态随机存储器DRAM (Dynamic RAM);;; 上述因素导致存储的信息不稳定，为了保持存储的信息不发生变化，在每次操作后都要对其上面的电荷进行周期性刷新。;DRAM的特点; SDRAM---Synchronous DRAM的缩写，中文就是同步动态存储器的意思。SDRAM只能在信号的上升沿进行数据传输。;典型DRAM芯片;5.3 只读存储器ROM;1、掩膜ROM;是一种可擦除、可编程的ROM，通常擦除的方法有紫外线擦除 Ultraviolet 。;4、快闪存储器(FLASH Memory);EPROM 2764引脚分布图;5.4 高速缓冲存储器;1、高速缓冲存储器产生的背景;2、高速缓冲存储器产生的条件;;主存贮器（内存）; Cache 小，命中率低，cache过大，成本急剧增加，命中率不升反降。一般系统中cache与主存的比例推荐为：1:128。;4、高速缓冲存储器的分级; Cache分级结构的主要优势在于，对于一个典型的一级缓存系统的80％的内存申请都发生在CPU内部，只有20％的内存申请是与外部内存打交道。而这20％的外部内存申请中的80％又与二级缓存打交道。因此，只有4％的内存申请定向到DRAM中。; 目前，PC系统的发展??势之一是CPU主频越做越高，系统架构越做越先进，而主存DRAM的结构和存取时间改进较慢。 因此，Cache技术愈显重要，在PC系统中Cache越做越大。广大用户已把Cache做为评价和选购PC系统的一个重要指标。;5.5 存储器与CPU的连接及扩展;5.5.1存储器与CPU接口的一般问题;一个概念：片选和字选;通常CPU总线的负载能力是一个TTL器件或20个MOS器件。 一般小型系统中，CPU可直接与存储器芯片相连。 较大系统中，当总线负载数超过限定时应加接驱动器。 地址线、控制线时是单向的，故采用单向驱动器，如74LS244，Intel8282等；而数据线是双向传动的，故采用双向驱动器，如74LS245、Intel8286/8287等。;选用存储芯片时，必须考虑它的存取速度和CPU速度的匹配问题，即速度配合（或者时序匹配）。 为了使CPU能与不同速度的存储器相连接，常用的方法是使用“等待申请”信号。该方法是在CPU设计时设置一条“等待申请”输入线。;4、控制信号的配合与连接;5.5.2 存储器扩展技术;通常对存储器的扩展包含两个方面的基本内容：;;;2）存储器的位扩展（增加存储单元位数）;3）存储器的字位扩展（在字向和位向都要扩展）;例：用8K×8芯片构成32K×16存储区，需要多少个芯片？ （1）先扩充位数，每2个芯片一组，构成4个8K×16芯片组； （2）再扩充单元数，将这4个芯片组组合成32K×16存储区。;1）全译码法 2）部分译码法 3）线选法;1）全译码法 ;全译码方式;例：用4片6264构成32K×8的存贮区。 1. 全译码法 ——高位地址线A19~A13全部参加译码，产生6264的片选信号。;２）部分译码法;　　 用地址总线的高位地址线中的某一根或几根做为片选信号，直接接各存储器的片选端来区别各芯片的地址；用地址线的地位实现对芯片的片内选址。;例：;线选法;现代微型计算机系统通常由两种存储器系统组成：;2.常用辅助存储器