第7讲存储器精编.ppt

半导体存储器 存储器分类 SRAM与DRAM比较 SRAM整体结构 SRAM之Memory Cell Memory Cell之读 假设原单元存‘0’，Q ‘0’ BL及BL均被预充电到高电平约2.5V 0.25um Memory Cell之写限制 地址预译码 网表描述的 2X2 SRAM Content Addressable Memory CAM CAM的工作过程 Cache中的CAM Homework 对2 * 2 SRAM进行PSPICE功能验证；测试Sense Amplifier、Memory Cell的能耗 。 电路可用文本形式或者电路图形式； 确定读周期与写周期的控制信号时序 参考文献 * * 读写存储器 只读存储器 EPROM E2 PROM FLASH 随机存取 Random Access 非随机存取 Non-Random Access SRAM DRAM Mask-Programmed Programmable PROM FIFO Shift Register CAM LIFO 非易失性读写 存储器 存储单元 Memory Cell 地址译码器 Address Decoder 灵敏放大器 Sense Amplifier DRAM特点 SRAM特点 只要有电，就能保存数据 速度快 应用：CPU的Cache 单元面积大 应用：内存 速度慢 单元面积小 需要周期性刷新 SRAM存储阵列 行地址 列地址 行译码器 读写数据 读写数据 灵敏放大器/驱动器 [1] WL BL V DD M 5 M 6 M 4 M 1 M 2 M 3 BL Q Q VDD GND Q Q WL BL BL M1 M3 M4 M2 M5 M6 基本的六管存储单元： WL BL V DD M 5 M 6 M 4 M 1 M 2 M 3 BL Q Q M2导通，M1关断，M4关断，M3导通 读开始：WL有效变高，使M5、M6导通 BL通过M3、M6放电，从而BL与BL间 产生电位差： 二：如何降低功耗？ 一：如何防止读破坏，即不在读的过程中将‘0’ ‘1’ 写入该单元？ 三：如何将双端输出变为单端输出？ 读Memory Cell存在的问题 BL V DD M 5 M 6 M 4 M 1 V DD V DD V DD BL Q 1 Q 0 C bit C bit Answer for Q1 初始条件：Q ‘1’ : 当WL上升时，大容量存储器的pf级的 位线电容使BL的值仍为电平VDD。 NMOS管M1、M5成为BL放电通路，因此Q也被拉向BL的预充电值。 方案：使M5的电阻大于M1 1.2 在设计中应保证 [2] 读破坏分析 0 0 0.2 0.4 0.6 0.8 1 1.2 0.5 1 1.2 1.5 2 Cell Ratio CR 2.5 3 Voltage Rise V 若Q的电压上升太高，使M3、M4反相器 流过大电流，就会引起存储单元翻转! 如何降低功耗？ 如何将双端输出变为单端输出？ Answer for Q2 Q3： 方案：使用差分灵敏放大器 Memory Cell逻辑值读出 P.S：在SRAM中，灵敏放大器 并非必需。 输出 输入 s.a. 小的电平变换 D V 1 V 1 V 0 t V 预 充 V BL 激活灵敏放大器 激活字线 灵敏放大器电路作用 特点1：共模抑制 特点2：只能直接应用于SRAM M 4 M 1 M 5 M 3 M 2 V DD bit bit SE Out y 电流镜 差分灵敏放大器电路 特点3：Out 端输出Q M 4 M 1 M 5 M 3 M 2 V DD bit bit SE Out y 1 0 2 3 M1 2 bit 1 0 nmos M2 3 bit_b 1 0 nmos M3 2 2 vdd vdd pmos M4 3 2 vdd vdd pmos M5 1 se 0 0 nmos Mp_out out 3 vdd vdd pmos Mn_out out 3 0 0 nmos 灵敏放大器的PSpice仿真 V DD V DD BL EQ Diff. Sense Amp a SRAM sensing scheme SRAM cell i WL i x Output BL PC x 2.关断预充及均压器件，启动字线WLi读； 3.有足够大的差分电压 0.5v 之后，提升SE， 启动灵敏放大器，通过内部反相器输出全摆幅。 Sense Amplifier+SRAM 1.下拉PC，预充两位线； 导通EQ，均压BL及BL 工作过程： 0 Vdd 写入‘1’ Vdd 0 写入‘0’ BL BL 对象 Memory Cell之写 WL B