第四章组合电路精编.ppt

第一节 组合电路的分析 组合电路概述 第二节 全加器及数值比较器 加法器 两个1 位二进制数相加的过程 1. 半加器（Half Adder） 2. 全加器（Full Adder） 全加器逻辑图与实现电路 两个4 位二进数制相加的过程 3、集成多位加法器芯片 3）. 超前进位加法原理 74LS283逻辑图 4）.超前进位加法器74LS283的应用 例3* 利用加法器完成减法运算 b 由加补码完成减法运算的减法器电路 解：在十进制数的0-7，两种编码完全相同；在8和9， 2421（A）码减0110便可得8421码，故采用加0110的补码来实现。 二、数值比较器 1、 一位数值比较器 3. 多位数值比较器的设计原则 74LS85功能表 4. 集成数值比较器的位数扩展（串联方式） 第三节　编码器和译码器 一、编码与编码器 1 、 编码的概念与分类 2 、编码器的小规模门电路实现 1）. 数字键盘输入8421BCD码编码器分析 （2）功能表 2）4线─2线编码器设计 1）优先编码器74148逻辑图 ：使能输入端； 2） 优先编码器74148的逻辑功能表 图中将高位片选通端（Ys高）接到低位片选通输入端 低） ①当高位片8…15输入线中有一个为0时，则 Ys 高 1 , 控制着低位片 ，使 低 1， 则低位片被封锁， 低 低 低 111 此时，编码器的总输出取决于高位片的输出。 例：13 输入0电平，则Y2高Y1高Y0高 010， Yex高 0，因 此，总 输出为 Y3Y2Y1Y0 0010 ②当高位片8….15线输入全部高电平时，高位片不进行编码，则Ys高 0，Yex高 1， 使低位片ST低 0，低位片正常编码。 例：4 线输入为低电平0 ，则低位片 Y2低Y1低Y0低 011， 总输出为 Y3Y2Y1Y0 1011。 总输出 1 3 输入0电平 4 输入0电平 Y3 Yex高 Y3 0 Y3 1 Y2 Y2高Y2低 Y2 Y2高 0 Y2 Y2低 0 Y1 Y1高Y1低 Y1 Y1高 1 Y1 Y1低 1 Y0 Y0高Y0低 Y0 Y0高 0 Y0 Y0低 1 二、 译码与译码器 一、 概述 译码器的基本功能 2、 2线 - 4线二进制译码器电路分析 二、集成译码器 2. 集成译码器典型产品 2. 集成译码器典型产品 2. 集成译码器典型产品 集成二–十进制译码器——7442 集成二–十进制译码器——7442功能表 2. 集成译码器典型产品 3. 集成译码器74××138 74××138集成译码器功能表 4、译码器应用：数据分配器 译码器作为数据分配器 74138译码器作为数据分配器时的功能表 4. 集成显示译码／驱动器7447 共阳极 、7448 共阴极 集成显示译码器功能框图 集成电路显示译码器7448功能表 集成显示译码器7448控制端信号作用 第四节 数据选择器 数据选择器 一、概述 二、数据选择器 二、数据选择器——八选一数据选择器 CT74LS151  74LS151的功能表 第五节 组合逻辑电路的设计 一、采用小规模集成器件组合逻辑电路的设计 第五节 组合逻辑电路的设计 *实现逻辑功能的方法： 硬件逻辑方式：即采用逻辑门、 中规模集成组件或专用集成电路ASIC等数字器件来实现。 程序逻辑方式：则是用某一种语言编写程序，使用计算机实现其逻辑功能。 *用中规模集成器件完成设计要求 一、采用小规模集成器件组合电路的设计 解：1、设置自变量和因变量。 状态赋值。 对于自变量A、B、C设： 同意为逻辑“1”， 不同意为逻辑“0”。 对于因变量L设： 事情通过为逻辑“1”， 没通过为逻辑“0”。 二、 采用中规模集成器件的组合逻辑电路设计 实现逻辑函数时,需和器件的逻辑函数表达式相对应. 实现的方法:采用逻辑函数对比方法,将要实现的逻辑函数表达式变换成与器件的逻辑函数表达式类似的形式. 实现单输出函数时，一般选数据选择器； 实现多输出函数时，一般选译码器和附加逻辑门 一）、采用数据选择器实现组合逻辑函数 实现逻辑函数时,需和器件的逻辑函数表达式相对应. 实现的方法:采用逻辑函数对比方法,将要实现的逻辑函数表达式变换成与器件的逻辑函数表达式类似的形式. 对比结果: 1 若表达式的形式与器件的完全一致,则直接选用该器件. 2 若器件的输入端数多于函数变量数,则需对多余输入端进行处理. 3 若器件的输入端数少于函数变量数,则可通过扩展和降维的方法来实现. 对比结果: 1.地址输入端数n 函数变量数m 例1 用八选一选择器实现函数 方法1: 用卡诺图法比较 方法2: 用