4.VHDL程序结构和常用描述方法课题.pptVIP

VHDL:文字规则和常用描述方法;VHDL的程序结构; ;程序包： 已定义的常数、数据类型、元件调用说明、子程序的一个集合。 目的：方便公共信息、资源的访问和共享。 库： 多个程序包构成库。 常见库：STD、WORK、IEEE、VITAL、自定义库 ;库及程序包的使用 库及程序包的说明总是放在实体单元前面， 默认库及程序包可不作说明。用关键字library 说明要使用的库，用关键字 use 说明要使用的库中的程序包。 use 库名．程序包名．项目名 library ieee； use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.conv_integer; 库及程序包的作用范围：仅限于所说明的设计实体。 每一个设计实体都必须有自已完整的库及程序包说明语句。;library ieee； use ieee.std_logic_1164.all； entity or2 is port（a，b：in std_logic； c：out std_logic）； end or2； ;STD、WORK是默认库 所有VHDL程序都隐含了： library STD； use STD.standard.all； 所以程序中可以不特意添加。 例外：textio包(文本操作) 需要用到textio包，须显式引用 library STD； use STD.textio.all；; ;二、实体（entity）：定义系统输入输出端口，无法从实体声明中得知电路的具体构造和实现的功能层次化设计中，实体说明是整个模块或整个系统的输入输出接口；器件级设计中，实体说明是一个芯片的输入输出端口。 ;1、类属说明（参数传递语句） 类属说明： 确定实体或组件中定义的局部常数。模块化设计时多用于不同层次模块之间信息的传递。可从外部赋值，以改变内部电路结构和规模。 类属说明必须放在端口说明之前。 ;类属常用于定义： 实体端口的大小、 设计实体的物理特性、 总线宽度、 元件例化的数量等。 例1： entity mck is generic(width: integer:=16); port(add_bus:out std_logic_vector (width-1 downto 0)); …;例2：2输入与门的实体描述（P.213） entity and2 is generic(risewidth: time:= 1 ns; fallwidth: time:= 1 ns); port(a1: in std_logic; a0: in std_logic; z0: out std_loigc); end entity and2; 注：数据类型 time 用于仿真模块的设计， 综合器仅支持数据类型为整数的类属值。;其中，端口模式： in: 输入型，此端口为只读型。 out: 输出型，只能在实体内部赋值但内部不能读取 inout: 双向端口，既可作为in型也可作为out buffer:缓冲型，与 out 相似，但内部可读（反馈） linkage：无指定方向，可与其余方向端口相连;In,out,inout,buffer和linkage：; 指端口上流动的数据的表达格式。为预先定 义好的数据类型。 如：bit、bit_vector、integer、 std_logic、std_logic_vector 等。 例： entity nand2 is entity m81 is port ( port( a,b:in bit; a:in bit_vector(7 downto 0); z: out bit sel:in bit_vector(2 downto 0); ) ; b:out bit); end entity nand2; end entity m81;; ;三、结构体（architecture）; 结构体 ;实体与结构体的关系：;例：结构体中错误的信号声明; ;四、配置;配置的语法形式;VHDL构造体常用描述方法 1;VHDL构造体常用描述方法 1;一位全加器的行为描