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Veirlog常用语法与句法 块 Module---endmodule 顺序模块begin---end 和同时执行模块fork--- join如fork #dout=din join相对开始延时一个时间单位 信号：连线（wire）、寄存器（reg [5:0]）、6‘b000000.整型（integer）、实型（real）和时间（time如‘timescle 10ns/10ns）双向（inout）。 敏感信号的操作 always @(posedge sclk or negedge rst ) 或者 always @(posedge sys_clk ，negedge rst) 新版本2001 或者如always @ * out=a+b; 新版本2001 assign clk = Mega_cnt[4] assign {cout,sum} = ina+inb+cin; initial块语句预always语句类似，不过在程序中它只执行1次就结束了 如initial begin out =8 end 参数型parameter IDLE =2b01; parameter 常量定义关键字 模块调用和构建 如module top ram #(10,8) ram1(input1,…output1…outpu