2006年春季数字电路与逻辑设计试题(A卷).docVIP

华南农业大学期末考试试卷（A卷） 2005学年第二学期 考试科目： 数字电路与逻辑设计_ 考试类型：（闭卷） 考试时间： 120__ 学号 姓名 年级专业____________ 题号一二三四五总分得分评阅人 分析题（共2小题，共20分） 如图一由JK触发器构成的时序逻辑电路，回答如下几个问题？（共14分） 这是同步电路还是异步电路，是moore型电路还是mealy型电路？(3分) 分析电路的功能，画出完整的状态转换图和逻辑表达式？(9分) 改电路具备自启动功能吗？(2分) 1J Q0 C1 1K 1J Q0 C1 1K 1J Q0 C1 1K ＆ ＆ ＆ Z FF0 FF1 FF2 CP 1 图一 如图二由D触发器构成的时序逻辑电路，回答如下问题？（共6分） 分析电路功能，画出电路的时序图？(4分) 根据电路中触发器所具有的功能以及触发脉冲级连的特点，总结这类电路的组成与级连规律? (2分) 1D C1 FF0 1D C1 FF1 1D C1 FF2 CP 图二 解答题（共3小题，共35分） 化简下表的原始状态图。 （8分） X01AC/0B/1BF/0A/1CD/0G/0DD/1E/0EC/0E/1FD/0G/0GC/1D/0 建立一个模5的加1/加2计数器的原始状态图和原始状态表。其中设控制输入信号为 X，当X=0时加1，X=1时加2，Z为输出，表示计满5个脉冲。（7分） 3、阅读下列VHDL程序代码，回答下列问题：（20分） 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23library ieee; use ieee.std_logic_1164.all; entity rotate is port ( Clk , Rst , Load: in std_logic; Data : in std_logic_vector(0 to 7); Q : out std_logic_vector(0 to 7) ); end rotate; architecture behave of rotate is signal Qreg: std_logic_vector(0 to 7); begin reg: process ( Rst, Clk) begin if Rst =‘1’ then Qreg = “000000000”; elsif (Clk =‘1’ and Clk’event) then if Load = ‘1’ then Qreg = Data; else Qreg = Qreg( 1 to 7) Qreg(0); end if; end if; end process; Q = Qreg; end behave; 描述一下第5、11、18、22行的具体功能？（8分） 该程序定义的输入引脚功能，完成了什么功能？（4分） 试着编写一个八进制加法计数器？（8分） 综合分析设计题（共3小题，共45分） 设计一个串行数码检测电路。当电路连续输入2个或2个以上1后，再输入0时，电路输出为高电平，否则为0，试用JK触发器实现此电路。(18分) 异步清零同步置数的十六进制计算器74LS161接成如图所示电路：(15分) 分析如图电路的计数长度M＝(多少进制计数器)？画出相应的状态转换图？(6分) 试按下述方式中的一种将74LS161接成计数长度M＝11的计数电路： LD端置数法或者清零端复位法，并说明你选用这种方法的理由？(9分) (74LS161芯片S1和S2为片选端为高电平时片选有效，Gcc为进位输出端，当计数到1111状态时输出为高)