VHDL讲座.ppt

VHDL讲座;思考题： 1.如何理解硬件描述语言中的并行语句和顺序语句。 2.如何用VHDL语言设计一个分频器电路。 3.如何用VHDL语言设计一个循环移位寄存器电路。 4.VHDL语言中，实体和结构体的功能是什么？为什么顶层只能有一个实体？;VHDL (Very High Speed Integrated Circuit Hardware Description Language)，意为超高速集成电路硬件描述语言。由美国国防部70~80年代组织研制开发，其目的首先是想用这种语言描述复杂电路，其次是想成为一个标准。 1985年完成第一版， 1987年成为IEEE Std1076-1987。美国国防部规定所有官方的ASIC设计都必须用VHDL为设计描述语言，此后渐渐成为工业标准为大家接受。1993年修改成IEEE Std1164-1993。 1995年，中国国家技术监督局组织编撰并出版《CAD通用技术规范》，推荐VHDL语言作为我国电子设计自动化硬件描述语言的国家标准。;VHDL的特点 1．支持从系统级（特大型）至门级电路的多层次描述；支持结构描述、行为描述、数据流描述及混合描述。 2．支持自底向上（bottom-up）及自顶向下（top-down）的设计；支持模块化、层次化设计；支持函数、过程及自定义程序包和库，可设计共享。 3．? 支持组合逻辑电路和时序电路；支持延迟功能。 4．? 使用类属语句进行参数化设计。 5．? 支持断言语句，报告系统信息和错误信息。 6．? 数据类型丰富、安全性好，既有预定义数据类型，又可自定义数据类型。;1.USE定义区;;VHDL程序范例 两位二进制数比较器。a和b分别代表两个二进制数；equ是比较器的输出端口。比较器的逻辑功能是：若a=b则输出equ为1，否则equ为0。;--IEEE库使用说明 LIBRARY ieee ； use ieee.std_logic_1164.all； --实体部分，对器件定义，包含有实体名、端口名、端口模式及其数据类型等信息 ENTITY ecomp2 is port （a，b：in std_logic_vector（1 downto 0）； equ：out std_logic）； end ecomp2； --结构体部分，对器件描述，决定内部功能结构 ARCHITECTURE behave of ecomp2 is begin equ=’1’ when （a=b）else ‘0’； end behave； ;1．库（library） 库是??来存储和放置可编译的设计单元的地方，通过其目录可查询、调用。库可以分为两类：设计库和资源库。库说明一般格式如下： library 库名； use 库名.逻辑体名；;2．实体（entity） 实体的电路意义相当于器件，在电路原理图上相当于元件符号。实体的对象相当广泛，可以是完整的系统（特大型）、电路板、芯片、电路单元、小函数或是逻辑门。实体有实体名。 entity 实体名 is [generic （类属表） ；] [port （端口表） ；] end [entity] [实体名] ；;entity ecomp2 is port （ a，b：in std_logic_vector（1 downto 0）； equ：out std_logic - -注意，这最后没有分号 ）； end ecomp2；;（1）类属表（generics） 将外部环境的静态信息传递给实体的具体元件，利用该特性可以设计参数化元件。 （2）端口表（ports） 实体说明中的每一个I/O信号称为端口。有四种端口模式： 1）输入（in） 用于时钟输入及各种控制输入，如置位，复位，使能及置数等。 2）输出（out） 通常用作终端输出。 3）缓冲（buffer）允许数据流出端口及内部反馈。允许内部引用该端口的信号。 4）双向（inout） 允许数据流入或流出实体，也用于内部反馈。;3．? 结构体（architecture） 实体是“黑箱”，结构体在电路上相当于器件的内部电路。结构体都必须附属于某个实体，一个实体可同时具备多个结构体。 architecture 结