EDA数字时钟课程设计报告重点.doc

PAGE  PAGE 14 EDA技术及应用课程设计说明书 2013 届 电子信息工程 专业 班级 题 目 数字时钟 学 号 姓 名 指导教师 二О一五年 月 日 一、基本原理 一个完整的时钟应由三部分组成：秒脉冲发生电路、计数显示部分和时钟调整部分。 秒脉冲发生电路原理：一个时钟的准确与否主要取决于秒脉冲的精确度。为了保证计时准确我们对系统时钟48MHz进行频，从而得到1Hz的秒脉冲。 计数显示部分原理：显示部分是用数码管LED实现的，这里使用的是共阳极的数码管如图所示8个数码管，其中左边两个数码管用来显示时的个位和十位、中间的显示分的个位和十位、最右边两个显示分的个位和十位。 时钟调整部分原理：校时电路里定义key[0]、key[1]和k2、k3分别用于控制时钟的计时开始、清零和调整功能中的时的加1、分的加1处理，从而完成对现在的时间调整。本实验电路校时电路在此完成了暂停、清零、时调整和分调整。 硬件设计 芯片图： 图1 数字时钟原理图 程序的调试工作都是在电脑上完成的，通过程序的输入、原理图的建立、管脚分配、编译、仿真、再下载到芯片进行运行。 电路中采用共阳极连接的七段数码管，通过程序的控制扫描驱动来显示时钟的时-分-秒。 程序中的按键设定为K1暂停、K2清零、K3调时、K4调分 元件清单： 三、数字时钟的Verilog实现 管脚的分配： 程序： module clock(clk,s1,,s2,key,dig,seg); //模块名clock input clk,s1,s2; //输入时钟 input[1:0]key; //输入按键 output[7:0]dig; //数码管选择输出引脚 output[7:0]seg; //数码管段输出管脚 reg[7:0]seg_r; //定义数码管输出寄存器 reg[7:0]dig_r; //定义数码管选择输出寄存器 reg[3:0]disp_dat; //定义显示数据寄存器 reg[24:0]count; //定义计数寄存器 reg[23:0]hour; //定义现在时刻寄存器 reg sec,en; //定义标志位 reg[1:0]dout1,dout2,dout3; //寄存器 wire[1:0]key_done; //按键消抖输出 assign dig=dig_r; //输出数码管选择 assign seg=seg_r; //输出数码管译码结果 //秒信号产生部分 always@(posedge clk) //定义clock上升沿触发 begin count=count+1b1; if(count==25 //是否到0.5秒 begin count=25d0; //计数器清零 sec=~sec; //置位秒标志 end end //按键消抖处理部分 assign key_done=(dout1|dout2|dout3); //按键消抖输出 always@(posedge count[17]) begin dout1=key; dout2=dout1; dout3=dout2; end always@(negedge key_done[0]) begin en=~en; //将琴键开关转换为乒乓开关 end always @(posedge clk) //count[17:15]大约1ms改变一次 begin case(count[17:15]) //选择扫描显示数据 3d0:disp_dat = hour[3:0]; //秒个位 3d1:disp_dat = hour[7:4]; //秒十位 3d2:disp_d