任意进制计数器的构成以及时序逻辑电路设计.ppt

数字电子技术基础;四、任意进制计数器的构成方法;1. MN的情况;a. 置零法：; a. 置零法（复位法）;异步复位法 （异步置零）;【例】用74160实现7进制计数器。;【例】用74161实现12进制计数器。;注：由于清零信号随着计数器被清零而立即消失，其持续的时间很短，有时触发器可能来不及动作（复位），清零信号已经过时，导致电路误动作，故置零法的电路工作可靠性低。为了改善电路的性能，在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图所示。;b. 置数法：;6.3.2 计数器;【例】用74160实现7进制计数器(置数法)。;6.3.2 计数器;【例】用74160实现7进制计数器(置数法)。;6.3.2 计数器; ①选定循环初态Si，确定i，写i=（ ）2，→D3D2D1D0 ②判定循环末态Si+M-1 ③写i+M-1=（ ）2，将Si+M-1 全部Q为1的端相与非→;【例】用74161实现12进制计数器。;【例】用74161实现12进制计数器。;【例】如图所示电路是可变计数器。试分析当控制变量A为1和0时电路为几进制计数器。;小结;（1）M=M1?M2，即M分解为M1 ×M2 ，可采用串行进位方式/并行进位方式。（以两片级联为例） 串行进位方式 : 以低位片的进位输出信号作为高位片的时 钟输入信号。两片始终同时处于计数状态. 并行进位方式 : 以低位片的进位输出信号作为高位片的控 制信号（使能），两片的CLK同时接计数输入。;（2）当M为素数时，不能分解为M1和M2，采用整体清0/整体置数方式。;【例】用74160实现100进制计数器。;【例】用74160实现100进制计数器。;CLK;【例】用74160实现24进制计数器。;CLK;【例】用74160实现24进制计数器。;【例】用74160实现24进制计数器。;【例】用74160实现63进制计数器。;【例】用74160实现63进制计数器。;【例】用74160实现63进制计数器。;【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。;2;【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。;利用整体置零法由74LS161构成53进制加法计数器如图所示。;【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。;利用整体置数法由74LS161构成53进制加法计数器如图所示。;【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。;利用整体置数法由74LS161构成53进制加法计数器如图所示。;D;1.环形计数器（P305）;设初态为Q0Q1Q2Q3=1000,则其状态转换图为;D;则可画出它的状态转换图为;环形计数器的特点;环扭形计数器（也叫约翰逊计数器），其D0=Q?3;为了实现自启动，则将电路修改成如图所示电路。;其状态转换表为;6.3.2 计数器;在数字信号的传输和数字系统的测试中，有时会用到一组特定的串行数字信号，时间顺序为由左而右）等，这种串行数字信号叫做序列信号。 序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用计数器和数据选择器实现，也可采用带反馈逻辑电路的移位寄存器构成。序列信号输出为 例、 试分析图所示电路的逻辑功能，要求写出电路的输出序列信号，说明电路中JK触发器的作用。;解：本例题是一序列信号发生器，74LS161构成8进制计数器，与74LS151构成序列信号输出网络，JK触发器起输出缓冲作用，防止输出出现冒险现象。其输出状态表如下;六、计数器的应用 ;六、计数器的应用 ;小结;6.4.1 同步时序逻辑电路的设计方法;二、 状态化简 ;a. 选定触发器的类型； b. 由状态转换图（或状态转换表）和选定??状态编码、触发器的类型，写出电路的状态方程、驱动方程和输出方程。;同步时序逻辑电路设计过程框图如图6.4.1所示。;【例1】 用JK触发器设计一个六进制同步计数器。 ;000;Q2;Q2;Q2;Q2;选用J、K触发器;(4)画逻辑图;(5)检查自启动;该电路的输入变量为X， 代表输入串行序列，输出变量为Z，表示检测结果。;输入X 101100111011110 输出Z 000000001000110;S0;S;状态分配;求状态方程和输出方程;检查自启动;画出逻辑图;*6.4.2 时序逻辑电路的自启动设计;次态的卡诺图为;次态的卡诺图为;则输出端的状态方程为;前面所得的电路状态方程都是没包含×，也就是将它取成000,仍是无效状态，电路则不会自启动